[发明专利]芯片承载器及其芯片封装结构

说明书

技术领域

本发明是关于一种芯片承载器及其芯片封装结构，特别是关于一种功能测试用芯片承载器及其芯片封装结构。

背景技术

随着半导体相关技术的快速发展，含有高效能芯片的各种电子产品已经成为现代人生活中不可或缺的辅助工具。此外，随着芯片的功能或速度增加，其内含的电路越形复杂，而其外接的引脚(lead)或导线(wire)的数量也需要大量增加。然而，由于多数电子产品本身或其零组件的体积或尺寸有轻薄化或微型化的趋势，芯片体积也随之缩小，因此其外接的引脚或导线也必须更细，并且更紧密地排列。目前，为了确保芯片与引脚或导线的正常导通，并保护芯片以防止其因为碰撞或拉扯等外力造成损伤，常透过封装的方式来达到前述目的。

于先前技术中，芯片主要可通过打线接合(wire bonding，WB)技术、覆晶接合(flip chip，FC)技术或是卷带自动接合(tape automated bonding，TAB)技术与芯片承载器(carrier)电性连接。由于卷带自动接合技术具有：能在可挠性基材层上直接进行电性测试；能够利用可挠性基材层完成电子组件的立体组装；以及能够制造薄型、可动态连结及具可挠曲性的芯片封装体等优点，因此已被广泛应用于个人计算机、液晶显示器/电视、存储卡等电子产品的芯片的封装。

于先前技术中，卷带自动接合芯片封装结构主要包含芯片承载器以及芯片本身。特别地，芯片承载器主要包含可挠性基材层、数个测试垫(test pad)以及数根引脚。可挠性基材层是一卷带式软性基板，这些测试垫以及这些引脚形成于可挠性基材层的一表面上，并且为电性连接。芯片则具有多个导电凸块(bump)，其可通过内引脚接合(Inner Lead Bonding，ILB)工序承载于可挠性基材层上，致使每一导电凸块对应并且电性连接至其中的一引脚。

于已知卷带自动接合封装技术中，若要测试芯片的功能，通常会使用功能测试用芯片承载器来承载待测芯片。功能测试用芯片承载器通常包含多个测试垫以及数根引脚，并且这些引脚与这些测试垫是电性连接。目前业界主要使用三种具有不同标准宽度尺寸(分别为：35、48及70mm)的功能测试用芯片承载器。并且，各种宽度的功能测试用芯片承载器有其相对应的插入脚座(socket)，插入脚座上已安装好对应的探针。目前所使用的插入脚座通常是标准规格，因此目前的功能测试用芯片承载器上的测试垫的数量、尺寸、位置及排列方式也多是固定的。

进一步，待测芯片可通过如前述的内引脚接合制程接合于功能测试用芯片承载器上，致使每一导电凸块对应并且电性连接至其中的一引脚。接着，再将承载该待测芯片的功能测试用芯片承载器安置于插入脚座内，并通过测试探针接触各对应测试垫以测试芯片各功能是否正常。

请参见图1，图1为现有技术中的功能测试用芯片承载器的示意图。如图1所示，已知的功能测试用芯片承载器7包含一可挠性基材层70以及多根引脚74。可挠性基材层70上形成有功能区702、位于功能区702内的芯片接合区704以及四个测试垫区72，这些测试垫区72围绕设置于功能区702的周围，并且多个测试垫722相邻排列于这些测试垫区72内。这些引脚74则分别由芯片接合区704内延伸至这些测试垫区72内，并且对应连接这些测试垫722中之一。

然而，由于芯片所包含的功能越来越多，因此芯片端口端(I/0)密度也必须提高，若芯片的I/0数量超过测试垫数量时，只能选择性地测试某些功能。因此，如何在适用既有标准化插入脚座且不增加制造成本及设计复杂度的前提下增加测试垫的数目，以应付越来越多的I/0数量，便成为相关领域中所欲解决的问题之一。

发明内容

本发明的目的在于提供一种芯片承载器，特别是关于一种功能测试用芯片承载器，可在适用既有标准化插入脚座且不增加制造成本及设计复杂度的前提下增加测试垫的数目。

根据本发明一方面提供一种芯片承载器，该芯片承载器包含一可挠性基材层、多根第一引脚、多根第二引脚、多个第一测试垫以及多个第二测试垫。

该可挠性基材层形成有一功能区、位于该功能区内的一芯片接合区、至少二第一测试垫区以及至少一第二测试垫区。第一测试垫区设置于功能区的二相对侧边，并且这些第一测试垫相邻排列于该第一测试垫区内。这些第一引脚，分别由该芯片接合区内延伸至该第一测试垫区内，并且对应连接这些第一测试垫中之一。