[发明专利]感测式半导体封装件及其制法

说明书

技术领域

本发明涉及一种感测式半导体封装件及其制法，特别是涉及一种晶圆级(Wafer-level)封装的感测式半导体封装件及其制法。

背景技术

传统的影像感测式封装件(Image sensor package)，如美国专利第6,384,472及6,509,636号所揭露，主要是将感测式芯片(Sensorchip)接置于一芯片承载件上，并通过焊线加以电性连接该感测式芯片及芯片承载件后，于该感测式芯片上方封盖住一玻璃，以供影像光线能为该感测式芯片所撷取。如此，该完成构装的影像感测式封装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、及行动电话等各式电子产品的应用。

同时随着信息传输容量持续扩增，以及电子产品微小化与可携式的发展趋势，导致一般集成电路的高输入/输出(I/O)、高散热、及尺寸缩小化的需求更加受到重视，亦促使集成电路的封装型态朝向高电性及小尺寸的方向演进，因此，业界逐发展出一种晶圆级(Wafer-level)封装的感测式半导体封装件，藉以直接在晶圆上进行封装，以供感测式芯片得以直接电性连接至外部装置，进而有效应用于小型化的电子产品中。

请参阅图1A至图1E，美国专利US6,646,289所揭示的晶圆级(Wafer-level)封装的感测式半导体封装件及其制法，提供一具多个感测芯片10的晶圆100，以于相邻感测芯片10的焊垫11间形成延伸线路12(如图1A所示)；再将一玻璃13通过一黏着层14而黏置于该晶圆100(如图1B所示)；接着薄化该晶圆100，并于该晶圆100背面黏置一覆盖层15后，再对应相邻感测芯片10间以例如蚀刻方式形成一穿过该覆盖层15、感测芯片10、延伸线路12而内凹至该玻璃13的倾斜槽口16(如图1C所示)；于该倾斜槽口16表面及该倾斜槽口16附近的覆盖层15表面形成金属绕线17，并使该金属绕线17电性连接至该延伸线路12(如图1D所示)；之后于该覆盖层15表面的金属绕线17上植接焊球18，并沿各该感测芯片10间进行切割作业，以制得晶圆级(Wafer-level)封装的感测式半导体封装件(如图1E所示)。另外美国专利US6,777,767亦揭示出相似的技术。

复请参阅图2A，但是在前述的感测式半导体封装件中，由于自该晶圆背面形成倾斜槽口关系，因此该半导体封装件侧面呈现倾斜切角形态，亦即其垂直剖面呈倒梯形(平面宽度由上逐渐向下缩短)结构，因而形成于该半导体封装件侧面的金属绕线与芯片顶面焊垫的延伸线路连接处呈锐角接触，而易发生应力集中造成连接处产生断裂C的问题，再者，由于前述制程中是从晶圆背部形成倾斜槽口，故不易对正至正确位置，造成倾斜槽口的设置位置相对原感测芯片间切割线偏移S距离，亦即造成倾斜槽口至延伸线路的位置发生偏移，进而使该延伸线路用以连接至该金属绕线的位置产生偏差，导致金属绕线与延伸线路无法正确及有效的连接，甚至毁损到芯片。

再者，如图2B所示，前述技术于晶圆薄化作业中，因各该感测芯片于中央位置的感测区上未设有供接置玻璃的黏着层，而相对造成此部分的悬空，如此即易因研磨的应力而产生芯片裂损C’的问题。

因此，如何设计一种可避免线路发生断裂的晶圆级(Wafer-level)感测式半导体封装件及其制法，同时复可避免现有技术中从晶圆背面形成槽口的对位误差而导致线路电性连接不良，及薄化业中芯片毁损的问题，确为相关领域上所需迫切面对的问题。

发明内容

鉴于前述现有技术的缺陷，本发明的主要目的是提供一种感测式半导体封装件及其制法，从而可避免线路连接处因夹角尖锐发生应力集中及断裂问题。

本发明的再一目的是提供一种感测式半导体封装件及其制法，从而可避免现有技术中从晶圆背面形成槽口的对位误差而导致线路电性连接不良及芯片毁损问题。

本发明的另一目的是提供一种感测式半导体封装件及其制法，从而可避免现有技术中于晶圆薄化时，因芯片部分相对位置悬空，造成芯片毁损问题。