[发明专利]感测式半导体封装件及其制法

权利要求书

1. 一种感测式半导体封装件的制法，包括：

提供一包含有多个感测芯片的晶圆及一承载板，该晶圆及感测芯片具有相对的主动面及非主动面，该感测芯片的主动面上设有感测区及多个焊垫，另该承载板具有一底板、设于该底板上的多条导电线路、及覆盖该底板及导电线路的绝缘层，以将该晶圆接置于该承载板的绝缘层上；

于相邻感测芯片主动面的焊垫间形成多个凹槽，且该凹槽深度为至该导电线路位置；

于该凹槽处形成金属层，并使该金属层电性连接至相邻感测芯片的焊垫及该承载板的导电线路；

于该晶圆上接置透光体以封盖该感测区；

移除该承载板的底板而外露出该导电线路及绝缘层；以及

沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

2. 根据权利要求1所述的感测式半导体封装件的制法，其中，该承载板的制法包括：

提供一金属材料的底板；

于该金属底板上形成一阻层，并令该阻层形成有多个外露出该金属底板的开口；

于该开口中电镀形成导电线路；

移除该除该阻层；以及

于该金属底板上形成覆盖该导电线路及金属底板的绝缘层。

3. 根据权利要求1所述的感测式半导体封装件的制法，其中，该绝缘层的材料为B-stage的环氧树脂(epoxy)及聚亚酰胺(Polyimide)的其中一者。

4. 根据权利要求1所述的感测式半导体封装件的制法，其中，该晶圆是预先进行薄化作业后再置于该承载板上。

5. 根据权利要求1所述的感测式半导体封装件的制法，其中，该凹槽为U形、V形、及Y形的其中一者。

6. 根据权利要求1所述的感测式半导体封装件的制法，其中，该金属层的制法包括：

于该晶圆主动面及凹槽表面形成一导电层；

于该导电层上形成一阻层，并令该阻层形成有对应该凹槽处的开口；

于该阻层开口中形成金属层，并使该金属层电性连接至相邻感测芯片的焊垫及该承载板导电线路；以及

移除该阻层及其所覆盖的导电层。

7. 根据权利要求6所述的感测式半导体封装件的制法，其中，该导电层为焊块底部金属层(UBM)，是利用溅镀(sputtering)及蒸镀(vaporizing)的其中一方式形成，且其材料为钛/铜/镍(Ti/Cu/Ni)、钛化钨/金(TiW/Au)、铝/镍化钒/铜(Al/NiV/Cu)、钛/镍化钒/铜(Ti/NiV/Cu)、钛化钨/镍(TiW/Ni)、钛/铜/铜(Ti/Cu/Cu)、钛/铜/铜/镍(Ti/Cu/Cu/Ni)的其中一者。

8. 根据权利要求1所述的感测式半导体封装件的制法，其中，该透光体是通过一黏着层而黏置于该晶圆，该黏着层对应黏着于该感测芯片周围且覆盖该金属层，但是未覆盖至该感测芯片的感测区，以使该透光体遮盖且封闭该感测芯片的感测区。

9. 根据权利要求1所述的感测式半导体封装件的制法，其中，该承载板的底板移除后，复于该绝缘层上形成一拒焊层，并令该拒焊层形成有外露该导电线路的开口，以供设置导电元件，再沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

10. 根据权利要求1所述的感测式半导体封装件的制法，其中，该金属层的制法包括：

于该晶圆凹槽中填覆绝缘填充层；

于该绝缘填充层中形成开口，以外露出导电线路；

于该晶圆主动面及绝缘填充层表面形成一导电层；

于该导电层上覆盖一阻层，并使该阻层形成有对应该凹槽处的开口；

于该阻层开口中电镀形成金属层，且使该金属层填充至该绝缘填充层开口并电性连接该导电线路与相邻感测芯片主动面的焊垫；以及

移除该阻层及其所覆盖的导电层。

11. 根据权利要求10所述的感测式半导体封装件的制法，其中，该绝缘填充层为聚亚酰胺(Polyimide)。

12. 根据权利要求10所述的感测式半导体封装件的制法，其中，该绝缘填充层开口宽度小于凹槽宽度，以使部分绝缘填充层覆盖该感测芯片侧边。