[发明专利]用于制造半导体功率器件的工艺及相应器件

说明书

技术领域

本发明涉及用于制造半导体功率器件的工艺和对应的器件。更具体地说，本发明涉及用于制造包括用于器件电荷平衡的柱结构(column structure)的类型的功率器件的工艺及对应的器件。

本发明具体但不排它地涉及用于制造垂直传导功率器件(例如，功率MOS器件或绝缘栅双极晶体管(IGBT)类型的器件或双极结型晶体管(BJT)类型的器件或双极二极管或肖特基二极管)的工艺及对应的器件，并且以下描述涉及此应用领域，其目的只是简化本发明的说明。

背景技术

众所周知，在过去的几年中，一直在尽力提高上述器件的效率以增大其击穿电压并降低其输出电阻。

全部以本申请人名义提交的美国专利6586798 B1、6228719 B1、6300171 B1及6404010描述了用于解决上述问题的方法。这些专利描述包括具有第一导电类型(例如，P型)的柱结构的功率MOS器件，而柱结构由具有第二导电类型(此处是N型)的外延层部分间隔。基本上，为形成柱结构，按顺序生长了多个N型的外延层，每个生长之后是P型掺杂物的注入。注入区的堆叠因此形成柱结构，该堆叠代表构成器件漏区的外延层内器件的主体区(body region)的延伸。经注入引入的掺杂物的电荷浓度，即，因此形成的P型柱结构的浓度等于外延引入的电荷浓度，但符号相反。因此，借助于由此获得的电荷平衡，由于外延层的高浓度(MD技术)，可提供带有高击穿电压和低输出电阻的垂直传导功率器件。

另外，也已知的是通过增大形成器件的基条密度，即，通过逐渐封装器件，能够进一步增大外延层的电荷浓度，从而获得在给定相同击穿电压(与柱的高度有关)情况下具有越来越低的输出电阻的器件。

然而，另一方面，为增大器件基条的密度，必需增加外延生长的步骤数，并减轻器件经受的热变化。这增加了外延生长各种步骤引起的器件成本、周期和缺陷。具体而言，对于后一问题，在一个外延层与随后的外延层之间的边界留下的每个缺陷使器件效率更低。

另外，存在用于通过形成沟槽和通过连续的多晶硅层、热氧化层和沉积氧化层填充沟槽而获得电荷平衡的解决方案。然而，所有这些解决方案未解决有缺陷的问题。

发明内容

因此，本发明的目的是提供一种用于制造上述类型的功率器件的工艺，该工艺以简易方式解决已知解决方案的问题并将器件中存在的缺陷降到最低。

根据本发明，提供了如权利要求1所述的一种用于制造半导体功率器件的工艺和如权利要求27所述的对应半导体功率器件。

附图说明

为理解本发明，现在仅仅通过非限制性示例，参照附图描述其一些优选实施例，其中：

-图1到9是根据本发明第一实施例，在器件的连续制造步骤中半导体晶片的横截面；

-图10到15是根据本发明第二实施例，在器件的连续制造步骤中半导体晶片的横截面；

-图16到21是MD沟槽器件的连续制造步骤中半导体器件的横截面；

-图22是图21器件的变型的横截面；

-图23是图21器件另一变型的横截面。

具体实施方式

图1是一般为硅的半导体材料的晶片1，包括电阻率小于10mΩ、N++型的衬底2和电阻率在2Ω与10mΩ之间、N++型的外延层。晶片1具有表面定向<100>。另外，已把例如沉积硅氧化物的硬掩膜层5提供在外延层3的顶部表面4上。

因此(图2)，通过如下方式定义硬掩膜层5：沉积抗蚀层(未示出)，并执行光蚀刻和干蚀刻以便提供同样表示为5、由被也是条形状的窗6彼此隔开的条所形成的硬掩膜。

通过使用硬掩膜5，使用SF₆/HBr/O₂混合物执行各向异性的干蚀刻以便形成深沟槽8(图3)。沟槽以此方式提供，使得在表面4的水平高度，宽度在0.8-2μm之间，优选是1μm，而在底部的宽度在0.2-1.4μm之间。沟槽8的高度从5-50μm变化，并且两个沟槽之间的距离在2-6μm之间。此外，沟槽8的壁与外延层3的表面4之间的角度在85°-89.5°之间。

接着，为消除粘附在沟槽8内部的反应产物，以多个步骤执行第一清洗：

·使用H₂SO₄+H₂O₂的第一步骤；

·使用NH₄OH+H₂O₂的第二步骤；以及