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[实用新型]一种并行乒乓处理单元及高速频率扫描装置-CN201822157394.8有效
发明人：田宣宣;王慧梅 -专利权人：安徽白鹭电子科技有限公司
申请日： 2018-12-21 - 公布日： 2019-11-19 - 主分类号： G01R23/167 文献下载
摘要：本实用新型公开了一种并行乒乓处理单元及高速频率扫描装置，属于数字信号处理应用技术领域。一种并行乒乓处理单元，包括N路信号处理通道，其中N≥2且N为整数，同时N路信号处理通道彼此相互并联；一种高速频率扫描装置，包括信号处理单元、帧拼接处理单元和并行乒乓处理单元，信号处理单元、并行乒乓处理单元和帧拼接处理单元依次电性连接本实用新型可以针对用户的实际设计需求，使用信号处理单元实现中频信号的数字处理，同时并行乒乓处理单元可以对信号进行数字FFT变换，从而不仅提高信号的处理速度，同时还能够提高频谱扫描速度。
处理单元并行信号处理单元信号处理通道本实用新型高速频率拼接处理扫描装置数字信号处理依次电性连接应用技术领域频谱扫描数字处理中频信号并联

[发明专利]用于在并行处理系统中处理多媒体数据的算法步骤的方法和装置-CN200780002243.7无效
发明人： L·比沃拉斯基;B·米图 -专利权人：光明测量公司
申请日： 2007-01-10 - 公布日： 2009-02-18 - 主分类号： G06K9/36 文献下载
摘要：一种用于数据变量的并行处理的有效的方法和设备。并行处理阵列具有计算单元，所述计算单元被配置为并行处理数据变量，载入用于并行处理器的多个计算单元的算法，所述算法包括多个处理步骤，多个计算单元的每一个被配置为处理和计算单元相关的数据变量，载入用于并行处理器的多个计算单元的选择代码，其中，所述选择代码指示哪一算法步骤被计算单元应用到数据变量，通过计算单元应用算法处理步骤到所述数据变量，其中，对于每一计算单元，仅有被选择代码指示的处理步骤用于数据变量。
用于并行处理系统多媒体数据算法步骤方法装置

[发明专利]一种支持数据级并行和多指令融合的二维数据通路架构-CN201811314543.5有效
发明人：刘大可;刘劭晗;杨兵强 -专利权人：极芯通讯技术（南京）有限公司
申请日： 2018-11-06 - 公布日： 2021-05-04 - 主分类号： G06F9/38 文献下载
摘要：本发明提供一种支持数据级并行和多指令融合的二维数据通路架构，包括逐层依次设置的并行乘法单元、二维算术单元和后处理单元；所述并行乘法单元由多个并行的乘法器构成，用于并行执行多路实数的相乘运算、指数运算或者旁路操作；所述二维算术单元的输入端连接所述并行乘法单元的输出端，且所述二维算术单元包括多个呈二维排布的纵向多层、各层横向并行的算术逻辑单元，各纵向多层之间以及各层横向并行的算术逻辑单元之间通过数据交换网络进行连接；所述后处理单元的输入端连接所述二维算术单元的输出端，用于执行后处理操作。本发明能够有效提高该架构在特殊数字信号处理中的普遍适用性，并有效提高架构的处理性能及效率。
一种支持数据并行指令融合二维通路架构

[发明专利]卷积神经网络的并行处理器及处理方法-CN201810710911.1有效
发明人：陈艇;周东浩;张亚楠 -专利权人：鼎视智慧(北京)科技有限公司
申请日： 2018-07-02 - 公布日： 2021-12-21 - 主分类号： G06N3/04 文献下载
摘要：本发明提供了卷积神经网络的并行处理器及处理方法，包括：输入数据划窗控制单元采用可变深度移位寄存器链的方式对输入特征平面数据进行二维重组，输出第一窗口数据，并将第一窗口数据加载至并行卷积与池化处理单元；卷积核存储控制单元将卷积核参数和卷积偏移量分别加载至并行卷积与池化处理单元；并行卷积与池化处理单元采用并行的方式，对第一窗口数据、卷积核参数和偏移量进行卷积运算和池化处理，得到并行的多个输出特征平面数据，并将输出特征平面数据分别输入至并行输出数据存储控制单元；并行输出数据存储控制单元采用并行的方式
卷积神经网络并行处理器处理方法

[发明专利]基于图形处理器的并行化约束检测方法-CN201410358441.9有效
发明人：许畅;马晓星;吕建;眭骏 -专利权人：南京大学
申请日： 2014-07-25 - 公布日： 2017-05-17 - 主分类号： G06F9/46 文献下载
摘要：本发明是一种基于图形处理器的并行化地检测约束的方法，步骤1)以量词为分割点，将一条约束分割成若干处理单元，通过调度这些处理单元，消除检测过程中的递归并最大化并行度；2)根据当前的处理单元和信息集合，产生相应数量的GPU线程，每个GPU线程根据自身的线程号计算其对应的变量赋值，并处理在此赋值下的处理单元。一个被赋值的处理单元称为一个并行计算单元，并行计算单元是能在GPU中并行处理的最小单元；3)索引‑结果池的二层次存储策略，所有并行计算单元的节点产生的非定长结果存储在结果池中，而在索引中存储节点产生的结果在结果池中的起始地址和长度，该策略“串行分配空间，并行写结果”，能达到较高的写速度。
基于图形处理器并行约束检测方法

[发明专利]用于芯片间通信的处理系统及通信方法-CN202210108208.X在审
发明人：韩亮;吴政原;朱国瑜;焦阳;钟荣;邹云晓 -专利权人：阿里巴巴（中国）有限公司
申请日： 2022-01-28 - 公布日： 2023-08-08 - 主分类号： G06F15/173 文献下载
摘要：本公开提供了一种用于芯片间通信的处理系统及通信方法，该处理系统包括：包括在第一芯片中的多个并行处理单元和位于芯片互连网络中的多个互连。每个并行处理单元包括：多个处理核；多个存储器，多个存储器的第一存储器组耦合到多个处理核的第一处理核组。多个互连被配置为通信耦合多个并行处理单元，每个并行处理单元被配置为根据存储且驻留在相应并行处理单元的寄存器中的相应路由表，通过芯片互连网络进行通信，相应路由表包括可用于转发从并行处理单元到另一个并行处理单元的通信的最小链路的指示
用于芯片通信处理系统方法

[发明专利]用于芯片间通信的处理系统和通信方法-CN202210173584.7在审
发明人：韩亮;邹云晓 -专利权人：平头哥（上海）半导体技术有限公司
申请日： 2022-02-24 - 公布日： 2023-09-05 - 主分类号： G06F15/173 文献下载
摘要：本公开提供了一种用于芯片间通信的处理系统和通信方法，该处理系统包括：多个并行处理单元，所述并行处理单元包括在第一芯片中，每个所述并行处理单元包括：多个处理核；多个存储器，所述多个存储器的第一存储器组与所述多个处理核的第一处理核组耦合；多个互连，位于芯片互连网络中，所述多个互连被配置为通信耦合所述多个并行处理单元，其中每个所述并行处理单元被配置为根据相应路由表通过所述芯片互连网络进行通信，所述相应路由表被存储和驻留在相应并行处理单元的寄存器中，并且所述相应路由表包括到任何其他给定并行处理单元的多个路径的信息。
用于芯片通信处理系统方法

[发明专利]图像处理装置-CN201010269904.6有效
发明人：木内丰;井尻隆史;土井雄一;中冈象平 -专利权人：欧姆龙株式会社
申请日： 2010-08-31 - 公布日： 2011-04-06 - 主分类号： G06T1/00 文献下载
摘要：提供一种图像处理装置，包括：照相机接口单元，连接到用于拍摄被测物而生成图像数据的拍摄单元，输入由拍摄单元拍摄的图像数据；多个运算处理单元，处理图像数据；显示画面输出单元，连接到显示单元，输出使显示单元显示的显示用图像数据；输入单元，从外部接受输入；存储单元，用于存储对图像数据进行处理的多个处理单位；处理注册部件，注册由通过来自输入单元的输入而选择的处理单位的组合构成的处理步骤；模式选择部件，在显示单元上可选择地显示用于表示并行处理的种类的多个并行处理模式，并接受来自输入单元的并行处理模式的选择；以及并行化部件，按照由模式选择部件选择的并行处理模式，将对象的处理步骤中包含的多个处理单位的每一个分配给多个运算处理单元的任意一个。
图像处理装置

[发明专利]一种基于MapReduce架构的数据同步用块任务执行系统-CN202110928199.4在审
发明人：王伟;王洋;刘庆;冀晓镭 -专利权人：中建材信息技术股份有限公司;中建材信云智联科技有限公司
申请日： 2021-08-13 - 公布日： 2021-11-05 - 主分类号： G06F9/48 文献下载
摘要：包括基础架构单元、数据处理单元、数据同步单元和任务并行单元；基础架构单元用于搭建、管理支持系统运行的分布式运算程序的编程框架；数据处理单元用于完成数据的函数计算处理过程；数据同步单元用于完成数据同步；任务并行单元用于实现多个任务的并行处理过程本发明设计可以对海量的大规模数据进行快速分析处理，提高数据处理的效率；可以自动进行数据的分布存储、数据通信、容错处理等的并行计算，减少软件开发人员的负担；可以识别和调用数据同步方法及任务并行方法，实现不同程序间的任务并行执行，并可以对不同程序任务之间的并行程度进行评估。
一种基于 mapreduce 架构数据同步任务执行系统

[发明专利]一种基于并行数据通道的数字信号处理器-CN201210142247.8无效
发明人：刘大可;王建;猷阿·索;安德里雅思·卡尔松 -专利权人：刘大可
申请日： 2012-05-09 - 公布日： 2012-10-03 - 主分类号： G06F9/38 文献下载
摘要：本发明提供一种基于并行数据通道的数字信号处理器，其并行数据通道依次包括：并行乘法单元，由多个并行乘法器构成，执行多路实数乘法或复数乘法，可执行旁路操作；并行运算单元组，包括多个算术逻辑单元，为由多级算术逻辑通道及由每层之间所述多个算术逻辑单元互联构成的交换网络连接，每一级算术逻辑通道由多个并行算术逻辑单元执行并行算术逻辑操作，上一级算术逻辑通道的运算结果可通过交换网络传递至下一级算术逻辑通道，每个算术逻辑单元用于进行加法、减法、比较、移位，或绝对值操作，该层可执行旁路操作；并行累加单元，由多个并行累加单元构成，用于执行累加和后处理操作。本发明提高了数字信号处理器的处理性能及效率。
一种基于并行数据通道数字信号处理器

[发明专利]一种雷达信号多级并行软件化实时处理的设计方法-CN202110751921.1在审
发明人：李靖舒;沈洋;夏东方;吴波;宋凯 -专利权人：中国船舶重工集团公司第七二四研究所
申请日： 2021-07-02 - 公布日： 2021-10-22 - 主分类号： G01S7/41 文献下载
摘要：本发明属于雷达信息处理领域，涉及一种雷达信号多级并行软件化实时处理的设计方法。包括：S1对雷达信号处理流程进行可串行、可并行区间区分；S2对串行、并行雷达信号处理功能作最小模块划分，统计各最小模块处理时间粒度；S3将最大时间粒度最小模块作为任务单元，以该单元作为参照将与其时间粒度一致或相近，或多个组合时间粒度相近的相邻模块作为新的任务单元；S4以任务单元为线程单位分别创建主线程，不同任务单元主线程作为一级并行，可并行任务单元主线程作为二级并行；S5按照雷达回波通道数目，任务单元主线程派生每个通道处理子线程，通道间子线程作为三级并行。本发明能充分利用多线程并行处理优势，有效解决雷达信号软件化实时处理问题。
一种雷达信号多级并行软件实时处理设计方法

[发明专利]基于图形处理单元的并行逻辑回归方法及系统-CN201610619782.6在审
发明人：叶允明;董学辉;王岢;徐晓飞 -专利权人：哈尔滨工业大学深圳研究生院
申请日： 2016-07-30 - 公布日： 2016-12-21 - 主分类号： G06K9/62 文献下载
摘要：本发明提供了一种基于图形处理单元的并行逻辑回归方法及系统，该基于图形处理单元的并行逻辑回归方法包括如下步骤：模型梯度计算步骤：针对逻辑回归使用最速梯度下降法进行训练，使用图形处理单元并行计算模型的梯度；模型参数更新步骤：在图形处理单元上使用梯度方向并行更新逻辑回归模型中每个特征的参数。本发明的有益效果是：本发明的基于图形处理单元的并行逻辑回归方法及系统，提高了逻辑回归训练中数据计算速度。
基于图形处理单元并行逻辑回归方法系统

[发明专利]提供服务质量的IO请求处理方法及其装置-CN202010468615.2有效
发明人：刘绍宗 -专利权人：北京忆恒创源科技股份有限公司
申请日： 2015-08-12 - 公布日： 2021-12-10 - 主分类号： G06F13/18 文献下载
摘要：提供了提供服务质量的IO请求处理方法及其装置。提供的处理IO请求的方法，用于向多个并行单元分发IO请求，其中，为每个并行单元提供IO请求缓冲区，所述IO请求缓冲区包括读请求缓冲区与写请求缓冲区；所述方法包括：接收IO请求，基于IO请求对应的物理地址以及访问类型，将IO请求填入该物理地址和访问类型对应的并行单元的IO请求缓冲区，所述访问类型包括读请求以及写请求；从IO请求缓冲区之一中读出IO请求；根据读出的IO请求访问并行单元；其中，为每个并行单元提供执行状态指示单元，用于根据并行单元上正在处理的IO请求指示各个并行单元的IO请求处理能力。
提供服务质量 io 请求处理方法及其装置

[发明专利]计算系统、方法和介质-CN202110389884.4在审
发明人：韩亮;陆叶;吴政原 -专利权人：阿里巴巴新加坡控股有限公司
申请日： 2021-04-12 - 公布日： 2022-10-18 - 主分类号： G06F15/173 文献下载
摘要：加速器系统包括多个并行处理单元，所述多个并行处理单元配置在一个或多个全连接计算集群中。基于给定全连接计算集群中的并行处理单元的数量分割输入数据，并且加载到给定全连接计算集群中的相应并行处理单元上。
计算系统方法介质

[发明专利]图形处理单元-CN201480054965.7有效
发明人： B·佩尔顿;A·帕特尔;C·博伊德 -专利权人：微软技术许可有限责任公司
申请日： 2014-10-01 - 公布日： 2019-07-16 - 主分类号： G06T1/20 文献下载
摘要：图形处理单元(GPU)被已知用于创建纹理图；然而，创建各个纹理图所需要的处理功率可能是相对大的。本文的各方面涉及在计算过程性纹理时更高效的GPU。GPU包括被安排用于接收并存储纹理参数和对实现纹理元素着色器的指令的参考的存储器；以及具有高速缓存的并行处理单元。并行处理单元可用于并行处理多线程。并行处理单元被安排用于将处理纹理元素着色器的结果存储在高速缓存中；且该高速缓存被安排来在实现并行处理单元所执行的纹理元素着色器的多个并发线程间共享。
图形处理单元