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[实用新型]单通道瞬态电压抑制器-CN201620419138.X有效
发明人：周源;唐晓琦;巨长胜 -专利权人：北京燕东微电子有限公司
申请日： 2016-05-10 - 公布日： 2016-09-21 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了单通道瞬态电压抑制器。所述单通道瞬态电压抑制器包括半导体衬底；位于所述半导体衬底中的第一掺杂区；位于所述半导体衬底上的外延层；位于所述外延层中隔离区；位于所述外延层中的第二掺杂区；位于所述外延层中的第三掺杂区，其中所述第二掺杂区围绕所述第三掺杂区的至少一部分；以及位于所述第三掺杂区中的第四掺杂区；以及互连结构，将所述隔离区和所述第二掺杂区彼此短接。所述单通道瞬态电压抑制器包括穿通二极管，所述第一掺杂区和所述第二掺杂区、所述第三掺杂区以及所述第四掺杂区分别作为所述穿通二极管的集电区、基区和发射区。该单通道瞬态电压抑制器采用穿通二极管降低工作电压，从而提高大功率下的静电释放能力。
通道瞬态电压抑制器

[发明专利]改善临界电压下滑的金属氧化物半导体元件及其制造方法-CN201710022942.3有效
发明人：黄宗义;林盈秀 -专利权人：立锜科技股份有限公司
申请日： 2017-01-12 - 公布日： 2020-11-24 - 主分类号： H01L29/78 文献下载
摘要：本发明提出一种改善临界电压下滑的金属氧化物半导体元件及其制造方法，其包含：阱、绝缘结构、栅极、二轻掺杂扩散区、源极、漏极与补偿掺杂区。补偿掺杂区大致上沿通道长度方向与至少部分绝缘结构凹陷区邻接。由剖视图视之，补偿掺杂区沿通道长度方向与绝缘结构的交界处，于通道宽度方向上，于元件区内部与外部，分别具有掺杂宽度，各掺杂宽度不大于宽度的10％。由剖视图视之，补偿掺杂区于通道长度方向上，自上表面开始沿着垂直方向而向下计算的深度，不深于阱自垂直方向而向下计算的深度。
改善临界电压下滑金属氧化物半导体元件及其制造方法

[发明专利]半导体结构及其形成方法-CN202110336389.7有效
发明人：张魁 -专利权人：长鑫存储技术有限公司
申请日： 2021-03-29 - 公布日： 2022-06-24 - 主分类号： H01L27/092 文献下载
摘要：本申请实施例提供一种半导体结构及其形成方法，半导体结构包括：基底；第一导电通道包括第一沟道区以及位于第一沟道区相对两端的第一掺杂区和第二掺杂区；第一电连接结构，位于基底内，并与第一掺杂区相接触；第二电连接结构，与第二掺杂区相接触；第二导电通道包括第二沟道区以及位于第二沟道区相对两端的第三掺杂区和第四掺杂区，且第三掺杂区与第二电连接结构远离基底的一侧相接触，第二导电通道在基底上的正投影与第一导电通道在基底上的正投影至少存在部分不重叠的区域本申请实施例在降低沟道区在水平方向上的占用面积的同时，有利于降低第一导电通道和第二导电通道之间的电干扰。
半导体结构及其形成方法

[发明专利]互补式金氧半导体及其组合元件-CN03136429.2有效
发明人：胡珍仪;孙文堂 -专利权人：友达光电股份有限公司
申请日： 2003-05-19 - 公布日： 2004-11-24 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种互补式金氧半导体，是由一第一型薄膜晶体管以及一第二型薄膜晶体管所构成，而第一型薄膜晶体管包括一栅极、一通道区、一第一型掺杂区以及一源极掺杂区，其中通道区、第一型掺杂区与源极掺杂区沿一第一方向排列配置第二型薄膜晶体管则包括一栅极、一通道区、一第二型掺杂区以及一漏极掺杂区，其中通道区、第二型掺杂区与漏极掺杂区亦沿第一方向排列配置，且第二型掺杂区与第一型掺杂区沿一第二方向排列配置，第二方向系与第一方向垂直而且，各薄膜晶体管中的掺杂区通过一导线电性相连，其中前述导线的延伸方向为第二方向。
互补式金氧半导体及其组合元件

[发明专利]半导体装置-CN201910812052.1在审
发明人：雅利安·阿弗萨蓝 -专利权人：台湾积体电路制造股份有限公司
申请日： 2019-08-30 - 公布日： 2020-04-03 - 主分类号： H01L29/78 文献下载
摘要：半导体装置包括第一源极/漏极区域、第二源极/漏极区域、核心通道区域、阻挡层、外壳和栅极堆叠。核心通道区域位于第一源极/漏极区域和第二源极/漏极区域之间，并掺杂有第一掺杂剂。阻挡层位于核心通道区域和第二源极/漏极区域之间，并掺杂有第二掺杂剂。外壳位于核心通道区域和阻挡层上方。栅极堆叠位于外壳上方。
半导体装置

[发明专利]P通道闪存结构-CN201210195468.1无效
发明人：姜淳远 -专利权人：常忆科技股份有限公司
申请日： 2012-06-08 - 公布日： 2013-11-13 - 主分类号： H01L29/40 文献下载
摘要：本发明涉及一种P通道闪存结构包括N型掺杂基底、穿隧氧化层、氮化物栅极、栅间介电层、控制栅极、第一P型掺杂区以及第二P型掺杂区。该穿隧氧化层设置于N型掺杂基底上，该氮化物栅极设置于穿隧氧化层上，该栅间介电层设置于氮化物栅极上，该控制栅极设置于栅间介电层上，该第一P型掺杂区设置于N型掺杂基底中，并用以作为P通道闪存结构的源极，而该第二P型掺杂区设置于N型掺杂基底中，并用以作为P通道闪存结构的漏极。
通道闪存结构

[发明专利]氮化物半导体元件-CN201811131907.6有效
发明人：朱桂逸;林恒光;蔡镕泽;林世博;陈智伟 -专利权人：新唐科技股份有限公司
申请日： 2018-09-27 - 公布日： 2021-07-09 - 主分类号： H01L29/778 文献下载
摘要：本发明提供了一种氮化物半导体元件，其包括基底、成核层、经掺杂的氮化物半导体层、经掺杂的第一缓冲层、通道层、阻障层、第一电极、第二电极与掺杂区。基底具有相对的第一表面及第二表面。经掺杂的氮化物半导体层配置于成核层上。经掺杂的第一缓冲层配置于经掺杂的氮化物半导体层上。通道层配置于经掺杂的第一缓冲层上。阻障层配置于通道层上。第一电极配置于阻障层上。第二电极与经掺杂的氮化物半导体层电性连接。掺杂区至少配置于部分经掺杂的氮化物半导体层中，其中掺杂区自第一电极的下方延伸至与第二电极部分重叠。
氮化物半导体元件

[发明专利]氮化镓基半导体器件及其制作方法-CN201710795972.8有效
发明人：李尚俊 -专利权人：英诺赛科（珠海）科技有限公司
申请日： 2017-09-06 - 公布日： 2020-12-18 - 主分类号： H01L29/20 文献下载
摘要：本发明提供一种氮化镓基半导体器件及其制作方法，氮化镓基半导体器件包括基板，于所述基板上生长的缓冲层，于所述缓冲层上生长的非有意掺杂氮化镓层，于所述非有意掺杂氮化镓层上生长的通道层，于所述通道层上生长的扩散停止层，于所述扩散停止层上生长的P型掺杂氮化镓帽层。所述扩散停止层用来阻止所述P型掺杂氮化镓帽层中的掺杂物向所述通道层移动，从而保证所述P型掺杂氮化镓帽层中掺杂物的浓度，达到维持氮化镓基半导体器件的增强特性有效。
氮化半导体器件及其制作方法

[发明专利]半导体装置-CN202110021866.0在审
发明人：范妙璇;李培炜;李京桦;李荣伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-01-08 - 公布日： 2021-08-13 - 主分类号： H01L29/78 文献下载
摘要：本揭露是关于一种半导体装置，包括掺杂有第一掺杂剂浓度的铅(Pb)的第一及第二源极/漏极(S/D)区域。半导体装置亦包括在第一S/D区域与第二S/D区域之间的通道区域，其中通道区域经掺杂具有第二掺杂剂浓度的铅，第二掺杂剂浓度低于第一掺杂剂浓度。半导体装置亦包括在通道区域上方的栅电极。
半导体装置

[发明专利]半导体元件-CN202111305505.5在审
发明人：何焱腾;陈乃榕 -专利权人：瑞砻科技股份有限公司
申请日： 2021-11-05 - 公布日： 2022-03-22 - 主分类号： H01L29/78 文献下载
摘要：本发明是一种半导体元件，包含有一通道层以及二金属层，该通道层是由二维材料所形成，该通道层中具有二互相间隔的掺杂区、以及一未掺杂区介于该二掺杂区之间，该二金属层是覆设于该二掺杂区。借此，能有效降低二维材料与金属之间的接触电阻，使该二维材料能成功应用在晶体管或二极管的通道层。
半导体元件

[发明专利]抑制相邻通道间耦合串扰的电极布线结构及其制造方法-CN200410039663.0无效
发明人：贺月娇;刘育梁 -专利权人：中国科学院半导体研究所
申请日： 2004-03-12 - 公布日： 2005-09-14 - 主分类号： H01L21/00 文献下载
摘要：一种抑制相邻通道间耦合串扰的电极布线结构，包括一衬底，在其上形成低损耗的光波导及高性能的PIN二极管结构；等间距的光波导阵列，形成光传播的路径；不等间距的P⁺－N⁺掺杂区对阵列，分布于等间距的光波导阵列两侧，与波导芯区形成PIN二极管阵列；一公共电极，与分立电极分布于等间距的光波导阵列两侧，完成电光调制功能，并减少阵列器件的管脚数；一组分立电极，与公共电极一起完成各通道的分立电光调制功能；阵列中的各不同通道有一个共同电极，与所有通道的同一掺杂类型的掺杂区电极相连；各通道的另一个电极相互分立，且与相应通道的另一掺杂类型的掺杂区电极相连；共同电极与各通道分立电极在相邻通道间相对分布。
抑制相邻通道耦合电极布线结构及其制造方法

[发明专利]薄膜晶体管的制造方法与修补多晶硅膜层之缺陷的方法-CN200510080718.7无效
发明人：沈嘉男;谢呈男;张锡明 -专利权人：中华映管股份有限公司
申请日： 2005-07-05 - 公布日： 2007-01-10 - 主分类号： H01L21/336 文献下载
摘要：一种薄膜晶体管的制造方法与修补多晶硅膜层之缺陷的方法，此薄膜晶体管的制造方法是先在基板上形成多晶硅层，且此多晶硅层具有第一待掺杂区、第二待掺杂区以及通道区。其中，通道区是位于第一待掺杂区与第二待掺杂区之间。然后，进行掺氮工艺，以将氮掺入该多晶硅层。继之，在多晶硅层上依序形成栅绝缘层与栅极，其中栅绝缘层与栅极均位于通道区上方。接着，进行掺杂工艺，以使第一待掺杂区与第二待掺杂区分别成为源极区与漏极区。掺有氮的多晶硅层内会产生Si－N键，其可修补多晶硅层内的缺陷，进而降低载流子在通道区内被攫取的机率。
薄膜晶体管制造方法修补多晶硅膜层缺陷

[发明专利]3D存储器件及其制造方法-CN201911009853.0在审
发明人：刘思敏;杨川;严龙翔;吴智鹏;许波;彭爽爽;谢柳群;殷姿;刘力恒 -专利权人：长江存储科技有限责任公司
申请日： 2019-10-23 - 公布日： 2020-01-03 - 主分类号： H01L27/11563 文献下载
摘要：该3D存储器件包括：衬底；栅叠层结构，位于所述衬底上方，包括交替堆叠的多个栅极导体和多个层间绝缘层；多个沟道柱和多个通道孔，贯穿所述栅叠层结构；掺杂区，位于所述通道孔底部且形成于所述衬底内；第一导电层，覆盖所述通道孔的内壁并与所述掺杂区接触；以及芯部，位于所述通道孔内部以及所述掺杂区的上方，其中，所述芯部为掺杂了一定浓度杂质原子的掺杂多晶硅，调节所述杂质原子的掺杂浓度以实现对所述3D存储器件的表面翘曲程度的连续调节通过改变3D存储器件的栅线缝隙中芯部掺杂的杂质原子的掺杂浓度来连续调节晶圆在X方向或Y方向的翘曲程度，解决晶圆翘曲的问题。
存储器件通道孔掺杂区衬底栅叠层结构掺杂连续调节杂质原子芯部层间绝缘层掺杂多晶硅第一导电层表面翘曲交替堆叠晶圆翘曲浓度杂质栅极导体掺杂的中芯部沟道晶圆内壁翘曲栅线贯穿覆盖申请制造

[发明专利]记忆胞、记忆体装置及记忆胞的制造方法-CN201010274353.2有效
发明人：陈柏舟;张耀文;杨怡箴 -专利权人：旺宏电子股份有限公司
申请日： 2010-09-01 - 公布日： 2011-02-16 - 主分类号： H01L27/115 文献下载
摘要：基底具有第一掺杂区、第二掺杂区与通道区，通道区位于第一掺杂区与第二掺杂区之间。堆叠栅极结构设置于通道区上，堆叠栅极结构由下而上至少包括电荷陷入层及栅极。第一隔离结构设置基底中，第一隔离结构连接于第一掺杂区并向第一掺杂区的下方延伸一预定长度，且第一隔离结构的底部低于第一掺杂区的底部。本发明通过在记忆胞的源极与漏极的掺杂区下方设置隔离结构，藉此可防止游离的电子移动到相邻的记忆胞而造成写入干扰。
记忆记忆体装置制造方法

[发明专利]半导体装置和制造半导体装置的方法-CN202010104334.9在审
发明人：刘思麟;洪照俊 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-02-20 - 公布日： 2021-03-19 - 主分类号： H01L29/06 文献下载
摘要：一种半导体装置，包括基板和在基板中的多个源极/漏极(S/D)区域，其中多个源极/漏极区域中的每一者包括具有第一掺杂剂类型的第一掺杂剂，并且多个源极/漏极区域中的每一者电性耦合在一起。半导体装置还包括在基板中的通道区域，其中通道区域在栅极堆叠下方且在多个源极/漏极区域中的相邻的源极/漏极区域之间，通道区域包括具有第一掺杂剂类型的第二掺杂剂，并且在通道区域中第二掺杂剂的浓度小于多个源极/漏极区域每一者中的第一掺杂剂的浓度。
半导体装置制造方法