专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]基于多电场模型的时钟驱动FPGA芯片全局布局方法-CN202210205894.2有效
  • 林亦波;麦景 - 北京大学
  • 2022-03-04 - 2022-05-20 - G06F30/347
  • 本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法,分别对多种不同器件类型的密度分布建立电场模型;输入逻辑综合后得到的电路网表和FPGA芯片布局限制,使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果;将带约束非凸优化模型转化为无约束非凸优化模型;采用嵌套优化框架方法统一对约束求解,即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构,能够充分利用GPU进行加速计算,从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果,提升FPGA芯片全局布局的质量和效果。
  • 基于电场模型时钟驱动fpga芯片全局布局方法
  • [发明专利]一种基于竞拍算法的增量式布局方法-CN202310618100.X在审
  • 刘子薇;陈刚;骆艳;卢毅鸿 - 深圳亿方联创科技有限公司
  • 2023-05-29 - 2023-08-11 - G06F30/392
  • 本申请涉及自动化芯片设计技术领域,特别是涉及一种基于竞拍算法的增量式布局方法。所述基于竞拍算法的增量式布局方法包括:响应于芯片上增量器件与自由空间的增量布局,抽象增量器件为竞拍算法模型中的竞拍者,抽象芯片中未被占据的自由空间为竞拍算法模型中的商品;执行竞拍算法模型以进行商品的竞拍直至所有竞拍者都竞拍到一件商品的同时,使所有竞拍者的总成本最小;按照竞拍者与其竞拍到的商品的配对关系反抽象回增量器件与自由空间的配对关系,移动增量器件至其对应的自由空间完成增量布局。本申请的基于竞拍算法的增量式布局方法,兼顾芯片增量化布局稳定的同时,提高了芯片增量布局时的性能和效率。
  • 一种基于竞拍算法增量布局方法
  • [发明专利]一种基于PLB的FPGA芯片布线方法-CN201580001648.3有效
  • 宋惠远 - 京微雅格(北京)科技有限公司
  • 2015-12-28 - 2023-02-24 - G06F30/392
  • 一种基于PLB的FPGA芯片布线方法,该方法包括:分析FPGA芯片的多种布局方式,分别获取每种布局方式中多路复用器的配置规律(S201);存储所述多种布局方式中的多路复用器的不同配置规律(S202);在FPGA芯片进行布局后,根据FPGA芯片网表的布局结果,从所述多路复用器的不同配置规律中查找和调用所述布局结果对应的多路复用器配置规律,由此对多路复用器进行配置,形成可编程逻辑块PLB(S203);然后在所述可编程逻辑块根据芯片多路复用器布局的结果,进行查找和调用该布局结果所对应存储的多路复用器的配置方式,减少布线器所需处理的基本单元数量和线网数量,进而缩短布线的时间,同时也降低布线算法所占用的内存,提高布线流程的效率
  • 一种基于plbfpga芯片布线方法
  • [发明专利]一种减小芯片模块接口处串扰的局部布局布线方法-CN202310304393.4在审
  • 吴宇龙 - 上海亿家芯集成电路设计有限公司
  • 2023-03-27 - 2023-08-01 - G06F30/392
  • 本发明公开一种减小芯片模块接口处串扰的局部布局布线方法,集成电路技术领域,包括以下步骤:读取上一次芯片布局布线数据;使用tcl脚本语言在芯片模块接口的引脚延长线布局至少一个缓冲单元并生成EDA工具可执行命令脚本;使用tcl脚本语言根据缓冲器类型预设缓冲单元位置以及布线距离并生成EDA工具可执行命令脚本;将模块引脚所布局缓冲单元之间的clock信号线提取出来并使用不同金属层创建互连线的主干部分并生成EDA工具可执行命令脚本;生成集成脚本文件完成芯片模块接口处局部布局布线后,完成后续芯片设计;通过预先对芯片接口处进行局部布局布线,减小并行信号线之间串扰,提高信号传输的完整性,提升芯片工作时整体性能。
  • 一种减小芯片模块接口处串扰局部布局布线方法
  • [发明专利]一种芯片布局结构-CN202210911088.7在审
  • 梁成栋;何亮亮;孙昌 - 上海华力微电子有限公司
  • 2022-07-29 - 2022-09-30 - H01L27/02
  • 本发明提供了一种芯片布局结构,包括:排布在基板上的多个芯片阵列,每个所述芯片阵列中设置有多个功能芯片和至少一个测试芯片,所述所述测试芯片中集成有芯片阵列内的至少部分功能芯片的良率测试结构,用于对相应的功能芯片进行良率测试本发明中,通过将多个功能芯片的良率测试结构集成在一个测试芯片上,减少功能芯片上所需布局的结构,以缩小功能芯片的面积,从而增大晶圆上可布局的功能芯片的数量,有助于降低生产成本,提高市场竞争力。
  • 一种芯片布局结构
  • [发明专利]基于核心芯片PIN脚的PCB布局方法-CN201710763371.9有效
  • 章圣焰;郭文骏 - 中国航空无线电电子研究所
  • 2017-08-30 - 2019-10-01 - H05K3/00
  • 本发明公开了一种基于核心芯片PIN脚的PCB布局方法,包含以下步骤:1)、确定PCB设计中的核心芯片;2)、对核心芯片的PIN脚进行功能确认;3)、对核心芯片的PIN脚按功能进行功能区域划分;4)、根据核心芯片的功能区域的划分,在核心芯片的相应的功能区域的周边补充对应的功能电路单元;5)、根据整个PCB的电源需求和电源连接器位置,同时考虑整个PCB的热平衡,确定电源芯片的布放位置;6)、根据整个PCB的时钟使用情况,确定时钟芯片的布放位置该PCB布局方法能够满足对所有类型PCB的高效快速布局需求,尤其适合于对含高集成度SOC核心芯片的PCB的布局
  • 基于核心芯片pinpcb布局方法
  • [发明专利]芯片布局方法-CN201310192832.3在审
  • 虞健;呙超;蒋中华;刘桂林;刘明 - 京微雅格(北京)科技有限公司
  • 2013-05-22 - 2014-12-03 - G06F17/50
  • 本发明涉及一种芯片布局方法,该方法包括:获取逻辑单元时钟信号的总数M和种类L;在芯片的全局时钟信号个数N小于获取到的逻辑单元时钟信号的总数M时,根据逻辑单元时钟信号的种类L,对逻辑单元进行归类;根据每类逻辑单元的时钟信号,从L类逻辑单元中选取N类逻辑单元;将所述N个全局时钟信号分别作为所选取的N类逻辑单元的时钟信号;将其余的L-N类逻辑单元分别构建为宏模块;将所述宏模块布局芯片上时,选择所在区域的一个局部时钟信号作为所述宏模块的时钟信号;根据所述宏模块,更新预设的网表;根据更新后的网表建立目标函数,计算出所述宏模块在芯片布局中的位置。本发明有效地保证了时钟安全问题,提高了芯片的处理性能。
  • 芯片布局方法

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