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[实用新型]一种光芯片与电芯片三维集成封装结构-CN201921058365.4有效
发明人：王全龙;刘丰满;吴凤佳;曹立强 -专利权人：上海先方半导体有限公司
申请日： 2019-07-05 - 公布日： 2019-12-31 - 主分类号： H01L25/16 文献下载
摘要：本实用新型公开了一种光芯片与电芯片三维集成封装结构，包括：第一介质层；第一重新布局布线层，所述第一重新布局布线层设置在所述第一介质层内；外接焊球，所述外接焊球电连接至所述第一重新布局布线层；塑封层，所述塑封层设置在所述第一介质层的上面；电芯片，所述电芯片被所述塑封层包覆，并漏出芯片焊盘；巨型导电柱，所述巨型导电柱贯穿所述塑封层，并电连接至所述第一重新布局布线层；第二重新布局布线层，所述第二重新布局布线层电连接至所述巨型导电柱和所述电芯片；第二介质层，所述第二介质层设置在所述塑封层的上面；以及光芯片，所述光芯片电连接至所述第二重新布局布线层。
布线层介质层塑封层电连接电芯片导电柱光芯片焊球外接本实用新型封装结构三维集成芯片焊盘包覆漏出贯穿

[发明专利]芯片与封装基板的布局数据集合的整合式检错方法及系统-CN200610074135.8有效
发明人：郑嘉麟;吴易杰;张仕承;陈国寅 -专利权人：台湾积体电路制造股份有限公司
申请日： 2006-03-24 - 公布日： 2006-10-18 - 主分类号： G06F17/50 文献下载
摘要：一种芯片布局数据集合与封装基板布局数据集合的整合式检错方法及系统。封装基板布局数据集合从第一格式被转换成第二格式，其中芯片布局数据集合以该第二格式呈现。合并属第二格式的上述芯片布局数据集合及上述封装基板布局数据集合，成为合并数据集合。接着再检查上述合并数据集合有无错误或违反设计规则。本发明的优点包含更快速的单芯片系统制造、较少的LVS及DRC错误以及较便宜的制造成本。
芯片封装布局数据集合整合检错方法系统

[发明专利]便于改进沟槽腐蚀工艺的集成芯片虚设沟槽图形-CN99111967.3无效
发明人：约翰·阿尔斯麦尔;加里·布罗纳;乔治·A·卡普利塔;理查德·克莱汉斯;K·保罗·穆勒;罗吉夫·M·雷纳德;克劳斯·罗伊斯那 -专利权人：国际商业机器公司;西门子公司
申请日： 1999-08-05 - 公布日： 2001-08-01 - 主分类号： H01L21/70 文献下载
摘要：虚设沟槽用于研制中的沟槽布局,以解决包括微负载二次负载的负载效应。在研制中采用虚设沟槽能够预计不具有器件沟槽的最终设计负载的布局中的沟槽腐蚀协议,该协议可直接用于最终芯片形成,不需再设计。虚设沟槽还可以用于同时含逻辑和DRAM布局的芯片设计,以解决不良的负载效应,并允许对含不同逻辑布局的各种芯片采用共同的DRAM沟槽布局。
便于改进沟槽腐蚀工艺集成芯片虚设图形

[发明专利]半导体封装方法、封装结构及半导体封装用支撑片-CN202211461686.5有效
发明人：徐立;孙超;徐虹 -专利权人：江阴长电先进封装有限公司
申请日： 2022-11-17 - 公布日： 2023-05-05 - 主分类号： H01L21/50 文献下载
摘要：本发明公开一种半导体封装方法、封装结构及半导体封装用支撑片，该方法包含提供临时承载板，该临时承载板上具有多个芯片，该临时承载板具有芯片布局区域及环绕该芯片布局区域的边缘区域，该多个芯片位于该芯片布局区域上；利用真空压膜工艺形成塑封层，该塑封层覆盖该芯片布局区域及该边缘区域；提供支撑片，该支撑片对应该临时承载板的该边缘区域设置有辅助件，将该支撑片与该临时承载板结合，该辅助件嵌入该塑封层中并环绕该芯片布局区域以辅助提升该塑封层于该边缘区域的厚度
半导体封装方法结构支撑

[发明专利]基于多电场模型的时钟驱动FPGA芯片全局布局方法-CN202210205894.2有效
发明人：林亦波;麦景 -专利权人：北京大学
申请日： 2022-03-04 - 公布日： 2022-05-20 - 主分类号： G06F30/347 文献下载
摘要：本发明公布了一种基于多电场模型的时钟驱动FPGA芯片全局布局方法，分别对多种不同器件类型的密度分布建立电场模型；输入逻辑综合后得到的电路网表和FPGA芯片的布局限制，使得在全局布局阶段生成有利于合法化阶段满足时钟路由限制的布局结果；将带约束非凸优化模型转化为无约束非凸优化模型；采用嵌套优化框架方法统一对约束求解，即实现基于多电场模型的时钟驱动FPGA芯片全局布局。本发明方法还采用适合GPU进行并行运算的算法结构，能够充分利用GPU进行加速计算，从而在全局布局阶段高效地获得较好的满足时钟路由限制的布局结果，提升FPGA芯片全局布局的质量和效果。
基于电场模型时钟驱动 fpga 芯片全局布局方法

[发明专利]封装布局和形成封装布局的方法-CN201410190817.X在审
发明人： G·贝尔;D·迈尔;U·瓦赫特;D·克雷尔 -专利权人：英飞凌科技股份有限公司
申请日： 2014-05-07 - 公布日： 2014-11-12 - 主分类号： H01L23/552 文献下载
摘要：在各种实施例中，可以提供封装布局。封装布局可以包括至少一个芯片。封装布局可以进一步包括至少部分地包封芯片的包封材料。封装布局也可以包括在芯片的第一侧之上的重分布结构。封装布局可以进一步包括在芯片的第二侧之上的金属结构。第二侧可以与第一侧相对。封装布局可以附加地包括电耦合到重分布结构和金属结构的半导体结构和导电塑性材料结构中的至少一个，以在重分布结构和金属结构之间形成电流路径。
封装布局形成方法

[发明专利]一种四核CPU芯片布局优化方法和系统-CN202210999415.9在审
发明人：李运;何利蓉;肖文勇 -专利权人：杭州雄迈集成电路技术股份有限公司
申请日： 2022-08-19 - 公布日： 2022-11-15 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种四核CPU芯片布局优化方法和系统包括：配置命令关闭IC设计系统中useful skew环境，通过floorplan整体布局控制芯片大小、摆放memory和pin位置，通过p lace方式设置包括cel l间距、时序、面积和功耗参数，摆放标准单元std cell；根据pl ace结果采用debug net方法在floorplan整体布局阶段memory进行调整；重复place方法和debug net方法，并根据时序报告的时序slack、drv violation和“congestion”条件判断最优获取最优芯片布局策略，并在useful skew打开环境下重新执行所述最优芯片布局策略。
一种 cpu 芯片布局优化方法系统

[发明专利]一种基于竞拍算法的增量式布局方法-CN202310618100.X在审
发明人：刘子薇;陈刚;骆艳;卢毅鸿 -专利权人：深圳亿方联创科技有限公司
申请日： 2023-05-29 - 公布日： 2023-08-11 - 主分类号： G06F30/392 文献下载
摘要：本申请涉及自动化芯片设计技术领域，特别是涉及一种基于竞拍算法的增量式布局方法。所述基于竞拍算法的增量式布局方法包括：响应于芯片上增量器件与自由空间的增量布局，抽象增量器件为竞拍算法模型中的竞拍者，抽象芯片中未被占据的自由空间为竞拍算法模型中的商品；执行竞拍算法模型以进行商品的竞拍直至所有竞拍者都竞拍到一件商品的同时，使所有竞拍者的总成本最小；按照竞拍者与其竞拍到的商品的配对关系反抽象回增量器件与自由空间的配对关系，移动增量器件至其对应的自由空间完成增量布局。本申请的基于竞拍算法的增量式布局方法，兼顾芯片增量化布局稳定的同时，提高了芯片增量布局时的性能和效率。
一种基于竞拍算法增量布局方法

[发明专利]一种基于PLB的FPGA芯片布线方法-CN201580001648.3有效
发明人：宋惠远 -专利权人：京微雅格（北京）科技有限公司
申请日： 2015-12-28 - 公布日： 2023-02-24 - 主分类号： G06F30/392 文献下载
摘要：一种基于PLB的FPGA芯片布线方法，该方法包括：分析FPGA芯片的多种布局方式，分别获取每种布局方式中多路复用器的配置规律(S201)；存储所述多种布局方式中的多路复用器的不同配置规律(S202)；在FPGA芯片进行布局后，根据FPGA芯片网表的布局结果，从所述多路复用器的不同配置规律中查找和调用所述布局结果对应的多路复用器配置规律，由此对多路复用器进行配置，形成可编程逻辑块PLB(S203)；然后在所述可编程逻辑块根据芯片多路复用器布局的结果，进行查找和调用该布局结果所对应存储的多路复用器的配置方式，减少布线器所需处理的基本单元数量和线网数量，进而缩短布线的时间，同时也降低布线算法所占用的内存，提高布线流程的效率
一种基于 plb fpga 芯片布线方法

[发明专利]一种减小芯片模块接口处串扰的局部布局布线方法-CN202310304393.4在审
发明人：吴宇龙 -专利权人：上海亿家芯集成电路设计有限公司
申请日： 2023-03-27 - 公布日： 2023-08-01 - 主分类号： G06F30/392 文献下载
摘要：本发明公开一种减小芯片模块接口处串扰的局部布局布线方法，集成电路技术领域，包括以下步骤：读取上一次芯片布局布线数据；使用tcl脚本语言在芯片模块接口的引脚延长线布局至少一个缓冲单元并生成EDA工具可执行命令脚本；使用tcl脚本语言根据缓冲器类型预设缓冲单元位置以及布线距离并生成EDA工具可执行命令脚本；将模块引脚所布局缓冲单元之间的clock信号线提取出来并使用不同金属层创建互连线的主干部分并生成EDA工具可执行命令脚本；生成集成脚本文件完成芯片模块接口处局部布局布线后，完成后续芯片设计；通过预先对芯片接口处进行局部布局布线，减小并行信号线之间串扰，提高信号传输的完整性，提升芯片工作时整体性能。
一种减小芯片模块接口处串扰局部布局布线方法

[发明专利]一种芯片的布局结构-CN202210911088.7在审
发明人：梁成栋;何亮亮;孙昌 -专利权人：上海华力微电子有限公司
申请日： 2022-07-29 - 公布日： 2022-09-30 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种芯片的布局结构，包括：排布在基板上的多个芯片阵列，每个所述芯片阵列中设置有多个功能芯片和至少一个测试芯片，所述所述测试芯片中集成有芯片阵列内的至少部分功能芯片的良率测试结构，用于对相应的功能芯片进行良率测试本发明中，通过将多个功能芯片的良率测试结构集成在一个测试芯片上，减少功能芯片上所需布局的结构，以缩小功能芯片的面积，从而增大晶圆上可布局的功能芯片的数量，有助于降低生产成本，提高市场竞争力。
一种芯片布局结构

[发明专利]一种降低芯片静态电压衰减的方法和系统-CN202210226624.X在审
发明人：李威谕;叶甜春;朱纪军;李彬鸿;罗军;赵杰 -专利权人：澳芯集成电路技术（广东）有限公司;广东省大湾区集成电路与系统应用研究院
申请日： 2022-03-07 - 公布日： 2022-07-29 - 主分类号： H01L21/66 文献下载
摘要：本发明涉及半导体技术领域,公开了一种降低芯片静态电压衰减的方法和系统，其中方法包括以下步骤，S1：获取芯片的电路布局图；S2：将芯片的电路布局图中的属性相同的金属层作为一个检测金属层组，属性相同是指检测金属层组的所有金属层输入或者输出同一个电信号；S3：在芯片的电路布局图中查找检测金属层组中的不同高度的两条金属层所产生的重叠区域；S4：判断检测金属层组中的不同高度的两条金属层在其产生的重叠区域处是否连接；在实际使用时，本发明通过判断电路布局图中的不同高度且属性相同的金属层是否在其重叠区域连接，来检查出芯片的电路布局图中的失联区域，进而强化芯片布局，提高芯片的电网密度，降低芯片金属层的整体压降。
一种降低芯片静态电压衰减方法系统

[实用新型]一种散热封装结构-CN201822272009.4有效
发明人：孙绪燕 -专利权人：华进半导体封装先导技术研发中心有限公司
申请日： 2018-12-29 - 公布日： 2019-08-20 - 主分类号： B81B7/00 文献下载
摘要：本实用新型公开了一种散热封装结构，包括：芯片；集成无源器件；塑封层，所述塑封层包覆所述芯片和所述集成无源器件；微流控芯片，所述微流控芯片设置在所述塑封层的上部；第一重新布局布线层，所述第一重新布局布线层设置在所述塑封层的下部，且电连接所述芯片和所述集成无源器件；第二重新布局布线层，所述第二重新布局布线层电连接至所述第一重新布局布线层；以及外接焊球。基于本实用新型的该种散热封装结构具有更小、更薄的体积；易于实现系统集成式封装；设计灵活；微流控直接集成于主芯片的位置附近，散热效果更好。
布线层塑封层集成无源器件散热封装结构本实用新型微流控芯片芯片电连接系统集成式散热效果微流控主芯片包覆焊球外接封装灵活

[发明专利]基于核心芯片PIN脚的PCB布局方法-CN201710763371.9有效
发明人：章圣焰;郭文骏 -专利权人：中国航空无线电电子研究所
申请日： 2017-08-30 - 公布日： 2019-10-01 - 主分类号： H05K3/00 文献下载
摘要：本发明公开了一种基于核心芯片PIN脚的PCB布局方法，包含以下步骤：1)、确定PCB设计中的核心芯片；2)、对核心芯片的PIN脚进行功能确认；3)、对核心芯片的PIN脚按功能进行功能区域划分；4)、根据核心芯片的功能区域的划分，在核心芯片的相应的功能区域的周边补充对应的功能电路单元；5)、根据整个PCB的电源需求和电源连接器位置，同时考虑整个PCB的热平衡，确定电源芯片的布放位置；6)、根据整个PCB的时钟使用情况，确定时钟芯片的布放位置该PCB布局方法能够满足对所有类型PCB的高效快速布局需求，尤其适合于对含高集成度SOC核心芯片的PCB的布局。
基于核心芯片 pin pcb 布局方法

[发明专利]芯片的布局方法-CN201310192832.3在审
发明人：虞健;呙超;蒋中华;刘桂林;刘明 -专利权人：京微雅格（北京）科技有限公司
申请日： 2013-05-22 - 公布日： 2014-12-03 - 主分类号： G06F17/50 文献下载
摘要：本发明涉及一种芯片的布局方法，该方法包括：获取逻辑单元时钟信号的总数M和种类L；在芯片的全局时钟信号个数N小于获取到的逻辑单元时钟信号的总数M时，根据逻辑单元时钟信号的种类L，对逻辑单元进行归类；根据每类逻辑单元的时钟信号，从L类逻辑单元中选取N类逻辑单元；将所述N个全局时钟信号分别作为所选取的N类逻辑单元的时钟信号；将其余的L-N类逻辑单元分别构建为宏模块；将所述宏模块布局到芯片上时，选择所在区域的一个局部时钟信号作为所述宏模块的时钟信号；根据所述宏模块，更新预设的网表；根据更新后的网表建立目标函数，计算出所述宏模块在芯片布局中的位置。本发明有效地保证了时钟安全问题，提高了芯片的处理性能。
芯片布局方法