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[实用新型]三相大功率SiC MOSFET模块-CN202221711388.2有效
发明人：李雯钰;毛赛君 -专利权人：忱芯电子（苏州）有限公司
申请日： 2022-06-30 - 公布日： 2022-11-15 - 主分类号： H01L23/498 文献下载
摘要：本实用新型涉及电力电子技术领域，公开了三相大功率SiC MOSFET模块，包括基板、在基板上布局的电路铜层以及设置于所述电路铜层上的半导体功率电子元件；所述半导体功率电子元件包括上桥功率芯片组、下桥功率芯片组、电极探针及若干控制极电阻；所述上桥功率芯片组及所述下桥功率芯片组分别包括若干并联的半导体功率芯片，所述上桥功率芯片组与所述下桥功率芯片组的半导体功率芯片对称设置。本申请有利于保证各并联芯片换流路径杂散电感参数分布保持一致，以实现良好的均流特性。且该布局方式减小了相邻芯片的热耦合影响，有利于提高功率半导体模块的最大输出功率，减小芯片的最大结温。
三相大功率 sic mosfet 模块

[发明专利]3D存储器-CN201710749887.8有效
发明人：吕震宇;李勇娜;宋立东;刘丹 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-28 - 公布日： 2020-02-25 - 主分类号： H01L27/11526 文献下载
摘要：本发明创建了合适的字线和位线的触点解决方案，通过合理布局单元下层外围电路组件的位置，使芯片的集成度得到提高，在CMOS芯片位置布局上得到了改进，降低了单个芯片的大小。
存储器

[发明专利]一种车载MIMO雷达天线布局结构-CN202110172357.8有效
发明人：魏巍;李威;郭剑鹰;孙权;杨明 -专利权人：上海保隆汽车科技股份有限公司
申请日： 2021-02-08 - 公布日： 2023-02-17 - 主分类号： G01S7/02 文献下载
摘要：本发明涉及一种车载MIMO雷达天线布局结构。该布局结构应用于一射频芯片，包括覆盖远距的至少两个第一发射天线，覆盖近距的第二发射天线，以及多个接收天线，第一发射天线和第二发射天线位于射频芯片中轴线的同一侧，接收天线位于射频芯片中轴线的另一侧；其中，本发明提出了一种车载MIMO雷达天线布局结构，能在减少馈线损耗的同时实现高测角分辨力，提升雷达测角精度。
一种车载 mimo 雷达天线布局结构

[发明专利]使用互连装置的连接多芯片-CN202080044797.9在审
发明人： J·A·德拉克鲁斯;B·哈巴 -专利权人：伊文萨思公司
申请日： 2020-06-19 - 公布日： 2022-02-18 - 主分类号： H01L23/538 文献下载
摘要：本文公开了用于使用互连装置来连接多个芯片的技术。在一些配置中，芯片上的一个或多个互连区可以彼此相邻，使得第一互连区的至少一部分边缘位于与第二互连区的边缘相邻。例如，互连区可以位于芯片的角落处，使得互连区的一个或多个边缘与另一芯片的互连区的一个或多个边缘对齐。包括至少一个互连区的芯片也可以被定位或者使用其他布局(诸如但不限于风轮布局)来直接键合到互连装置。在一些配置中，多于一个互连区可以被包括在芯片上。
使用互连装置连接芯片

[发明专利]集成电路半定制后端设计高效布局规划方法-CN201711326252.3在审
发明人：徐靖 -专利权人：嘉兴倚韦电子科技有限公司
申请日： 2017-12-13 - 公布日： 2018-04-20 - 主分类号： G06F17/50 文献下载
摘要：本发明公开了一种集成电路半定制后端设计高效布局规划方法。步骤S1后端设计工具导入设计数据。步骤S2根据上述设计数据进行布局设计以输出第一输出数据。步骤S5根据上述第三输出数据进行布局再优化设计以输出布局规划数据。本发明公开的集成电路半定制后端设计高效布局规划方法，具有较好的通用性和完整性，有助于提高芯片布局规划的设计效率，规避无效工作量和减少设计迭代次数，最终缩短整个芯片设计周期。
集成电路定制后端设计高效布局规划方法

[发明专利]低噪声放大器芯片封装结构和卫星高频头电路-CN201811223998.6有效
发明人：林水洋;宋颖;徐乃昊;周智;何德宽;王志高 -专利权人：隔空微电子（广州）有限公司
申请日： 2018-10-19 - 公布日： 2020-11-27 - 主分类号： H01L23/31 文献下载
摘要：本发明涉及一种低噪声放大器芯片封装结构和一种卫星高频头电路，所述封装结构包括：导线框架，包括裸片布局区和至少六个引脚，所述至少六个引脚围绕所述裸片布局区放置；第一裸片和第二裸片，置于所述裸片布局区，所述裸片布局区与至少两个引脚电连接，所述第一裸片包括第一FET结构，所述第二裸片包括第二FET结构，且所述第一FET结构和第二FET结构的源极均通过导线电连接至所述裸片布局区，所述第一FET结构和第二FET结构的栅极和漏极分别通过导线电连接至与所述裸片布局区隔离的不同的引脚所述低噪声放大器芯片封装结构能够提高卫星高频头电路的集成度。
低噪声放大器芯片封装结构卫星高频头电路

[发明专利]诊断系统、集成电路设计布局及物理集成电路实施的方法-CN201611157792.9有效
发明人：张简维平;郑宏正;林佩莹;徐欣吴 -专利权人：台湾积体电路制造股份有限公司
申请日： 2016-12-15 - 公布日： 2021-02-19 - 主分类号： G06F30/392 文献下载
摘要：一种诊断系统包括位置提取器、文件生成器和芯片诊断工具。位置提取器被设置成根据标注知识产权设计布局中的至少一个部件的至少一个标记文本，提取集成电路设计布局的知识产权设计布局中的至少一个部件的至少一个坐标。文件生成器被设置成根据至少的坐标生成格式文件。芯片诊断工具被设置成扫描物理集成电路中的物理知识产权电路，以根据格式文件确定物理知识产权电路中的缺陷部件。物理知识产权电路对应于知识产权设计布局，并且物理集成电路对应于集成电路设计布局。本发明还提供了基于集成电路(IC)设计布局实施的方法以及基于物理集成电路(IC)实施的方法。
诊断系统集成电路设计布局物理集成电路实施方法

[发明专利]芯片电路的布局方法、电路设计方法、装置、设备及介质-CN202011176392.9在审
发明人：刘君 -专利权人： OPPO广东移动通信有限公司
申请日： 2020-10-28 - 公布日： 2022-04-29 - 主分类号： G06F30/392 文献下载
摘要：本申请实施例公开了一种芯片电路的布局方法、电路设计方法、装置、设备及介质，该方法包括：获取待设计电路的初始布局结果，待设计电路包括至少两个宏模块，且宏模块的四周设置有布局晕环；确定至少两个宏模块对应的布局晕环图形坐标信息；对至少两个宏模块对应的布局晕环图形坐标信息进行坐标运算，并将至少两个宏模块组合为一个或多个多边形，得到一个或多个多边形的坐标信息；计算一个或多个多边形中的每相邻两个点的坐标差值；以及基于一个或多个多边形中的每相邻两个点的坐标差值，确定至少两个宏模块是否存在布局违例。这样，可以减少因宏模块摆放引起设计规则检查而导致的布局迭代次数，节约整个芯片设计的时间。
芯片电路布局方法电路设计装置设备介质

[发明专利]芯片设计中填补环的自动布局方法-CN202010236834.8有效
发明人：赵少峰 -专利权人：安徽省东科半导体有限公司
申请日： 2020-03-30 - 公布日： 2021-04-09 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种芯片设计中填补环的自动布局方法，包括：根据选定工艺库的信息和封装约束信息，确定芯片的信号引线模块的种类和数量，并结合设计总功耗数据确定电源引线模块的种类和对应每组电源引线模块种类的基本需求数量；基于信号引线模块和电源引线模块的种类、数量和封装约束信息，得到四条边界各自的待布局引线模块的分组；对每条边界执行第一自动布局，插入一个边界模块后，依次轮询调用第二子程序和第三子程序，分别用于插入信号引线模块，第一电源引线模块组和/或第二电源引线模块组；根据该边界执行第一自动布局后的剩余间隙的尺寸执行随机自动布局。
芯片设计填补自动布局方法

[发明专利]三维集成电路芯片及其电源网络布局方法-CN201510911851.6在审
发明人：俞大立;方晓东;柳雅琳 -专利权人：格科微电子(上海)有限公司
申请日： 2015-12-11 - 公布日： 2016-05-04 - 主分类号： G06F17/50 文献下载
摘要：本发明提供一种三维集成电路芯片及其电源网络布局方法，所述方法包括：提供彼此连通的至少两层芯片；于所述至少两层芯片中的顶层芯片上设置重布线层，所述重布线层与所述顶层芯片的中间区域连通；将所述重布线层与外部电源连通本发明的三维集成电路芯片及其电源网络布局方法，于顶层芯片上设置重布线层，通过重布线层将外部电源引入顶层芯片的中间区域，其它芯片再通过位于中间区域的硅通孔从顶层芯片获取电源供应，由于不必受限于顶层芯片本身的厚度和面积，不占用顶层芯片的绕线资源，重布线层上的导线厚度、宽度可以设计的很大，从而大大减少导线上的电阻，这样顶层芯片的供电效果将大大改善，从而提高整颗3DIC芯片的电源表现。
三维集成电路芯片及其电源网络布局方法

[发明专利]一种芯片埋入式微流道模组封装结构及制作方法-CN202010425147.0有效
发明人：王国军;曹立强 -专利权人：上海先方半导体有限公司;华进半导体封装先导技术研发中心有限公司
申请日： 2020-05-19 - 公布日： 2022-03-29 - 主分类号： H01L23/473 文献下载
摘要：本发明公开了一种芯片埋入式微流道模组封装结构，包括：第一基板；第二基板；微流道，所述微流道由所述第一基板和所述第二基板的连接形成，且与所述第一基板和所述第二基板的连接面连通；芯片埋入腔，所述芯片埋入腔设置在所述第二基板中，由所述第二基板的下表面向内延伸；芯片，所述芯片设置在所述芯片埋入腔中；介质层，所述介质层覆盖设置所述芯片和所述第二基板的下表面，并填充所述芯片与所述芯片埋入腔的间隙；重新布局布线层，所述重新布局布线层贯穿所述介质层电连接至所述芯片
一种芯片埋入式微模组封装结构制作方法

[发明专利]一种PCB防止芯片对应的去耦小电容摆错位置的方法-CN201410507690.X在审
发明人：翟西斌;于治楼;李晓 -专利权人：浪潮集团有限公司
申请日： 2014-09-28 - 公布日： 2015-01-07 - 主分类号： H05K1/18 文献下载
摘要：本发明公开了一种PCB防止芯片对应的去耦小电容摆错位置的方法，在PCB设计中，芯片的所有连接到电源A的管脚分别并联一个去耦小电容来连接到电源A，在PCB布局时，将芯片的管脚与其对应的去耦小电容用指向线连接所述指向线在正常PCB布局时，是隐藏的，当管脚和其去耦小电容的距离超过设定的安全长度时，连接两者的指向线会出现，来提示错误。采用本发明所提供的技术，在PCB布局时，有效避免了工作中的疏忽，减小了将芯片电源管脚对应的去耦小电容摆错位置、或遗漏的概率；提高了芯片工作的稳定性，为后来的调试、生产、测试提供可靠性，提高PCB设计正确性
一种 pcb 防止芯片对应去耦小电容错位方法

[发明专利]一种欧姆接触电极有效宽度的计算和判定方法-CN201711401180.4有效
发明人：黄火林;孙仲豪;李飞雨;曹亚庆;胡礼中 -专利权人：大连理工大学
申请日： 2017-12-22 - 公布日： 2021-06-22 - 主分类号： G06F30/3953 文献下载
摘要：本发明通过设计电极线布局、测量以及计算的方式获得电极有效宽度数值，从而在有效节省电极布局空间的同时保证芯片电极间饱和电流大小不受影响。DDA0001519448760000011.JPG" imgContent="drawing" imgFormat="JPEG" orientation="portrait" inline="yes" />取最大值)对应的电极宽度值作为芯片电极有效宽度值本专利申请为半导体芯片研究和生产的科研工作者在设计芯片电极布局时提供技术参考，为了获得芯片目标饱和电流值，如何设计制作欧姆接触电极和计算得到有效电极宽度，最后如何获得最合理的电极宽度设计值。
一种欧姆接触电极有效宽度计算判定方法

[发明专利]功率半导体器件制作方法及功率半导体器件-CN201910353871.4有效
发明人：段雪;洪求龙;银军;李明磊;黄雒光;张志国;高永辉;徐会博 -专利权人：中国电子科技集团公司第十三研究所
申请日： 2019-04-29 - 公布日： 2020-11-24 - 主分类号： H01L21/50 文献下载
摘要：其中基板正面形成三个金属化区域，并在所述基板的正面三个金属化区域表面分别粘接热沉片；将所述基板的背面粘接在金属外壳内腔底面上，并对粘接有所述基板的所述金属外壳进行烧结；设置玻璃绝缘子；在所述基板的中间位置的热沉片上粘接芯片，并对所述芯片进行烧结；电连接所述芯片与两侧热沉片；在所述芯片表面涂覆绝缘胶，并对所述金属外壳进行密封。从而形成一种具有特殊结构布局的功率半导体器件，布局合理，易于实现多芯片并联布局，键合金带操作简单，寄生电感及寄生电阻小，稳定性及可靠性均得到了很好的提升。
功率半导体器件制作方法

[发明专利]一种存储芯片基板布局结构及其布线方法-CN202211702174.3在审
发明人：鲁禹辰;张力;何洪文 -专利权人：沛顿科技（深圳）有限公司
申请日： 2022-12-29 - 公布日： 2023-03-21 - 主分类号： H01L23/498 文献下载
摘要：本发明公开了一种存储芯片基板布局结构及其布线方法，涉及半导体封装技术领域；包括板材，所述基板采用上下两层板材，板材一侧固定连接有top层和bot层，top层和bot层内部固定连接有核心块区，所述板材上方固定连接有LPDDR芯片区，LPDDR芯片区上方固定连接有主控芯片区和NAND Flash芯片区，top层内部固定连接有大量信号线区和少量电源一和电源二，其布局布线方法包括删除多余层，保留top层和bot层，移动NAND Flash芯片区和LPDDR芯片区，将主控芯片区放在LPDDR芯片区上方，使主控芯片区与NAND Flash芯片区处于同水平面等多个步骤；具有通过将芯片从四层板减少到两层板，降低了芯片基板的复杂程度
一种存储芯片布局结构及其布线方法