[发明专利]用于3D NAND可扩展性的多层堆叠在审

申请号：	201880066334.5	申请日：	2018-10-10
公开（公告）号：	CN111226316A	公开（公告）日：	2020-06-02
发明（设计）人：	韩新海;D·帕德希;E-X·平;S·古格吉拉	申请（专利权）人：	应用材料公司
主分类号：	H01L27/11556	分类号：	H01L27/11556;H01L27/11524;H01L27/11582;H01L27/1157;H01L21/768;H01L21/28
代理公司：	上海专利商标事务所有限公司 31100	代理人：	汪骏飞;侯颖媖
地址：	美国加利***	国省代码：	暂无信息
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摘要：	本文所描述的实施方式涉及用于制造半导体器件(诸如存储器器件等等)的方法和材料。在一个实施方式中，存储器层堆叠包括具有不同的蚀刻速率的材料，其中选择性地去除一种材料以在器件结构中形成气隙。在另一个实施方式中，存储器层堆叠的含硅材料被掺杂或制造为硅化物材料。在另一个实施方式中，氮化硅材料用作在存储器层堆叠的含氧化物层和含硅层之间的界面层。
搜索关键词：	用于 nand 扩展性多层堆叠
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申请日： 2021-01-06 - 公布日： 2022-08-30 - 主分类号： H01L27/11556
摘要：提供一种新颖的半导体装置。在Z方向上延伸且包含导电体和氧化物半导体的存储器串与在Y方向上延伸的多个布线CG交叉。导电体沿着存储器串的中心轴配置，氧化物半导体在导电体的外侧被配置为同心状。导电体与氧化物半导体电连接。存储器串与布线CG的交叉部被用作晶体管。此外，交叉部被用作存储单元。

三维存储器阵列中变化的沟道宽度-202080092405.6
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申请日： 2020-02-07 - 公布日： 2022-08-19 - 主分类号： H01L27/11556
摘要：公开了一种包括变化宽度沟道(110a)的存储器阵列(100)。阵列(100)包括多条WL(106)，多条WL(106)在层上方，其中，层可以是存储器阵列(100)的选择栅极源极SGS(116)或用于将阵列(100)的第一层面(102a)与阵列(100)的第二层面(102b)隔离的隔离层(130a)。沟道(110a)延伸穿过多条字线(106)并且至少部分地穿过该层。沟道(110a)包括第一区域(113na、113nb)和第二区域(111wa、111wb)。沟道(110a)的第一区域(113na、113nb)具有与沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)相差至少1nm的第一宽度(D2)。第一区域(113na、113nb)延伸穿过多条字线(106)，并且第二区域(111wa、111wb)延伸穿过多条字线(106)下面的层的至少一部分。第一宽度(D2)比沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)小至少1nm。

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摘要：三维垂直存储器串阵列包括低成本、低功率或高密度且适用于SCM应用的高速铁电场效应晶体管(FET)单元。本发明的存储器电路提供随机存取能力。存储器串可以形成在衬底的平坦表面上方并且包括沿着相对于平坦表面的垂直方向纵向延伸的垂直栅极电极并且可以包括(i)栅电极之上的铁电层；(ii)栅极氧化物层；(iii)提供在栅极氧化物层之上的沟道层；以及(iv)嵌入氧化物层中并由氧化物层彼此隔离的导电半导体区域，其中栅电极、铁电层、栅极氧化物层、沟道层和每对相邻的半导体区域形成存储器串的储存晶体管，并且其中一对相邻的半导体区域充当储存晶体管的源极区域和漏极区域。

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摘要：实施方式的半导体存储装置具备：多个第1导电层，积层在衬底上；多个第2导电层，分别积层在第1导电层之间；导柱，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，并在多个第1导电层及多个第2导电层的交叉部形成多个存储器单元；第1接点插塞，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，与多个第1导电层连接；及第2接点插塞，在配置着多个第1导电层及多个第2导电层的区域中沿多个第1导电层及多个第2导电层的积层方向延伸，与多个第2导电层连接。

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摘要：本发明抑制芯片尺寸增加。一实施方式的存储器装置具备：多个第1导电体，沿着第1方向积层；第2导电体、第3导电体及第4导电体，在所述多个第1导电体的上方积层在同一层；多个第5导电体，沿着所述第1方向积层；第6导电体，积层在所述多个第5导电体的上方；第1半导体，沿着所述第1方向在所述第2导电体与所述第6导电体之间延伸；第2半导体，沿着所述第1方向在所述第3导电体与所述第6导电体之间延伸；及第3半导体，沿着所述第1方向在所述第4导电体与所述第6导电体之间延伸。

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申请日： 2019-09-06 - 公布日： 2021-07-23 - 主分类号： H01L27/11556
摘要：本发明在于抑制存储单元的特性劣化且提高集成密度。一实施方式的存储器装置具备：第1及第2导电体，包含在相互分离的第1及第2积层体内的各自相同的层；半导体，在第1及第2积层体间包含：第1及第2部分，各自沿着与第1及第2导电体交叉的第1方向延伸，且在同层相互分离；及第3部分，在比第1及第2导电体下方，将第1及第2部分电连接；第1电荷蓄积膜，位于第1导电体与半导体的第1部分之间；第2电荷蓄积膜，位于第2导电体与半导体的第2部分之间；第1绝缘体，位于第1导电体与第1电荷蓄积膜之间；第2绝缘体，位于第2导电体与第2电荷蓄积膜之间；第3绝缘体，位于第1绝缘体与第1电荷蓄积膜之间；及第4绝缘体，位于第2绝缘体与第2电荷蓄积膜之间。第3及第4绝缘体的介电常数大于第1及第2绝缘体的介电常数。

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摘要：一种第一3D器件和一种第二3D器件，这两种器件都包括：至少第一级，第一级包括逻辑电路；至少第二级，第二级包括存储器单元阵列；至少第三级，第三级包括专用电路；以及至少第四级，第四级包括专用连接配置，其中，专用连接配置包括以下中的一种：A.光波导，或B.差分信号，或C.射频传输线，或D.表面波互连(SWI)线，其中，第二级覆盖第一级，第三级覆盖第二级，并且第四级覆盖第三级，其中，第一级包括由单晶硅构成的基板，其中，第一器件的表面积远大于第二器件，并且其中，第二器件的第四级与第一器件的第四级的一部分非常相似。

三维存储器件及其制作方法-201880005445.5
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申请日： 2018-07-18 - 公布日： 2021-04-16 - 主分类号： H01L27/11556
摘要：公开一种形成三维存储器件的方法。该方法包括：在基底上形成交替绝缘体堆叠层；形成穿过交替绝缘体堆叠层的多个沟道孔；在每个沟道孔中形成沟道结构；在每个沟道孔中的沟道结构上形成沟道柱结构；修整每个沟道柱结构的上部部分，以形成沟道插塞；以及在相邻的沟道插塞之间形成顶部选择栅极隔离。

支持块体擦除操作的三维闪存器件及其制造方法-201980036327.5
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申请日： 2019-05-28 - 公布日： 2021-01-08 - 主分类号： H01L27/11556
摘要：提供了支持块体擦除操作的三维闪存器件及制造三维闪存器件的方法。支持块体擦除操作的三维闪存器件包括：串，包括沿一个方向延伸的沟道层和相对于沟道层竖直堆叠的多个电极层；在串上的上布线层；在串的中间区域中穿过沟道层布置在多个电极层之间的至少一个中间布线层；在串下方的下布线层；以及至少一个连接件，布置在至少一个中间布线层中并且将由至少一个中间布线层划分的至少两个沟道层彼此连接。

包括存储器单元的存储器阵列-201880039837.3
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申请日： 2018-11-19 - 公布日： 2020-10-02 - 主分类号： H01L27/11556
摘要：一些实施例包含一种存储器阵列，所述存储器阵列具有竖直堆叠的存储器单元。所述存储器单元中的每个存储器单元包含与电荷存储装置耦合的晶体管，并且所述晶体管中的每个晶体管具有能带隙大于2电子伏特的沟道材料。一些实施例包含一种存储器阵列，所述存储器阵列具有沿竖直方向延伸的数位线和沿水平方向延伸的字线。所述存储器阵列包含存储器单元，其中所述存储器单元中的每个存储器单元由所述数位线之一和所述字线之一的组合唯一地寻址。所述存储器单元中的每个存储器单元包含具有GaP沟道材料的晶体管。所述晶体管中的每个晶体管具有通过所述GaP沟道材料彼此间隔开的第一源极/漏极区和第二源极/漏极区。所述第一源极/漏极区与所述数位线耦合，并且所述存储器单元中的每个存储器单元包含与所述相关联的晶体管的所述第二源极/漏极区耦合的电容器。公开了其它实施例。

存储器单元、存储器阵列以及形成存储器阵列的方法-201880077048.9
发明人：金昌汉 -专利权人：美光科技公司
申请日： 2018-12-07 - 公布日： 2020-07-14 - 主分类号： H01L27/11556
摘要：一些实施例包含一种存储器单元，所述存储器单元具有导电栅极，并且具有邻近于所述导电栅极的电荷阻挡区域。所述电荷阻挡区域包含氮氧化硅和二氧化硅。电荷存储区域邻近于所述电荷阻挡区域。隧穿材料邻近于所述电荷存储区域。沟道材料邻近于所述隧穿材料。所述隧穿材料位于所述沟道材料与所述电荷存储区域之间。一些实施例包含存储器阵列。一些实施例包含形成组合件(例如，存储器阵列)的方法。

含有自对准互锁接合结构的三维存储器装置及其制造方法-201980005841.2
发明人： Y.阿祖马;佐野道明 -专利权人：桑迪士克科技有限责任公司
申请日： 2019-01-31 - 公布日： 2020-07-03 - 主分类号： H01L27/11556
摘要：第一衬底具有从第一接合侧平面表面突出的第一台面结构。第一金属衬垫结构嵌入在所述第一台面结构内。第二衬底具有从第二接合侧平面表面凹陷的第一凹部空腔。第二金属衬垫结构位于所述第一凹部空腔的凹陷区处。使所述第一接合侧平面表面和所述第二接合侧平面表面彼此物理接触，同时通过自对准将所述第一台面结构设置于所述第一凹部空腔的体积区内。在所述第一凹部空腔的体积区内的所述第一金属衬垫结构与所述第二金属衬垫结构之间提供间隙。通过使第三金属材料选择性地从所述第一金属衬垫结构和所述第二金属衬垫结构生长来形成金属连接衬垫。

用于3D NAND可扩展性的多层堆叠-201880066334.5
发明人：韩新海;D·帕德希;E-X·平;S·古格吉拉 -专利权人：应用材料公司
申请日： 2018-10-10 - 公布日： 2020-06-02 - 主分类号： H01L27/11556
摘要：本文所描述的实施方式涉及用于制造半导体器件(诸如存储器器件等等)的方法和材料。在一个实施方式中，存储器层堆叠包括具有不同的蚀刻速率的材料，其中选择性地去除一种材料以在器件结构中形成气隙。在另一个实施方式中，存储器层堆叠的含硅材料被掺杂或制造为硅化物材料。在另一个实施方式中，氮化硅材料用作在存储器层堆叠的含氧化物层和含硅层之间的界面层。

NAND存储器阵列、包括半导体沟道材料及氮的装置以及形成NAND存储器阵列的方法-201880046100.4
发明人： C·M·卡尔森;刘鸿威;李杰;D·帕夫洛珀罗斯 -专利权人：美光科技公司
申请日： 2018-06-21 - 公布日： 2020-03-17 - 主分类号： H01L27/11556
摘要：一些实施例包含装置，所述装置具有通过介电区域与半导体沟道材料间隔开的栅极，并且具有直接抵靠所述半导体沟道材料且位于所述半导体沟道材料的与所述介电区域相对的侧上的含氮材料。一些实施例包含一种装置，所述装置具有通过介电区域与半导体沟道材料间隔开的栅极，且具有位于所述半导体沟道材料中的至少一些半导体沟道材料内的氮。一些实施例包含一种NAND存储器阵列，所述NAND存储器阵列包含交替的绝缘层级与字线层级的垂直堆叠。沟道材料沿着所述堆叠垂直延伸。电荷存储材料位于所述沟道材料与所述字线层级之间。介电材料位于所述沟道材料与所述电荷存储材料之间。氮位于所述沟道材料内。一些实施例包含形成NAND存储器阵列的方法。

NAND存储器阵列以及形成NAND存储器阵列的方法-201880009133.1
发明人：合田晃;Y·胡 -专利权人：美光科技公司
申请日： 2018-01-31 - 公布日： 2019-09-17 - 主分类号： H01L27/11556
摘要：一些实施例包含一种具有交替式绝缘层级和字线层级的竖直堆叠的NAND存储器阵列。所述字线层级具有对应于控制栅极区域的末端。电荷捕集材料沿着所述字线层级的所述控制栅极区域，并且通过电荷阻挡材料与所述控制栅极区域间隔开。沿着竖直相邻字线层级的所述电荷捕集材料通过中介区域间隔开，其中阻止穿过所述中介区域的电荷迁移。沟道材料沿着所述堆叠竖直延伸并且通过电荷隧穿材料与所述电荷捕集材料间隔开。一些实施例包含形成NAND存储器阵列的方法。

集成式结构、NAND存储器阵列和形成集成式结构的方法-201880009142.0
发明人： J·D·霍普金斯;D·戴寇克 -专利权人：美光科技公司
申请日： 2018-01-30 - 公布日： 2019-09-13 - 主分类号： H01L27/11556
摘要：一些实施例包含一种具有交替的绝缘层级与导电层级的竖直堆叠的集成式结构。所述导电层级包含具有第一竖直厚度的主区，并包含具有大于所述第一竖直厚度的第二竖直厚度的端突出部。电荷阻挡材料邻近于所述端突出部。电荷存储材料邻近于所述电荷阻挡材料。栅极介电材料邻近于所述电荷存储材料。沟道材料邻近于所述栅极介电材料。一些实施例包含NAND存储器阵列。一些实施例包含形成集成式结构的方法。

用于3D NAND应用的低介电常数氧化物和低电阻OP堆叠-201880009550.6
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申请日： 2018-04-20 - 公布日： 2019-09-13 - 主分类号： H01L27/11556
摘要：本文所述的实施例大体涉及制造用于存储器器件(诸如NAND器件)的3D存储器单元的氧化物/多晶硅(OP)堆叠的方法。所述方法通常包括在PECVD工艺期间用前驱物处理所述氧化物和/或多晶硅材料，以降低所述氧化物的介电常数并降低所述多晶硅的电阻率。在一个实施例中，用八甲基环四硅氧烷(OMCTS)前驱物处理所述氧化物材料。在另一个实施例中，将锗烷(GeH₄)引入PECVD工艺以形成具有掺杂剂的Si_xGe_(1‑x)膜。在又一个实施例中，使用等离子体处理工艺来氮化所述OP堆叠的层之间的界面。所述前驱物和等离子体处理可以单独地使用或以任何组合使用，以产生具有低介电常数氧化物和低电阻率多晶硅的OP堆叠。

个别包含包括控制栅极及电荷存储结构的可编程电荷存储晶体管的存储器单元垂直串以及形成个别包含包括控制栅极及电荷存储结构的可编程电荷存储晶体管的存储器单元垂直串的方法-201780047080.8
发明人：朱宏斌;C·H·丹尼森;G·A·哈勒;M·L·卡尔森;J·D·霍普金斯;J·H·恩格;孙洁 -专利权人：美光科技公司
申请日： 2017-07-31 - 公布日： 2019-04-09 - 主分类号： H01L27/11556
摘要：一种形成存储器单元垂直串的方法包括形成包含包括垂直交替控制栅极材料及绝缘材料的第一交替层的下堆叠。上堆叠经形成于所述下堆叠上方，且包括第二交替层，所述第二交替层包括垂直交替控制栅极材料及绝缘材料，所述上堆叠具有立向延伸通过多个所述第二交替层的上开口。所述下堆叠包括立向延伸通过多个所述第一交替层且由阻塞材料阻塞的下开口。所述上开口的至少一部分立向于所述经阻塞下开口上方。阻塞所述下开口的所述阻塞材料经移除，以形成包括所述未经阻塞下开口及所述上开口的互连开口。电荷存储材料经沉积到所述互连开口中用于所述电荷存储结构，所述电荷存储结构用于所述垂直串的所述存储器单元，所述存储器单元在所述上堆叠及所述下堆叠中的每一者中，且此后穿隧绝缘体及通道材料经形成到所述互连开口中用于所述垂直串的所述存储器单元，所述存储器单元在所述上堆叠及所述下堆叠中的每一者中。揭示其它实施例，包含独立于方法的实施例。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]用于3D NAND可扩展性的多层堆叠在审

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