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[发明专利]光掩模、三维存储器件的制备方法及三维存储器件-CN201910757687.6在审
发明人：徐文祥;杨号号;黄攀;严萍;霍宗亮;周文斌;徐伟 -专利权人：长江存储科技有限责任公司
申请日： 2019-08-16 - 公布日： 2019-12-20 - 主分类号： H01L27/1157 文献下载
摘要：本申请提供了一种光掩模、三维存储器件的制备方法及三维存储器件，所述光掩模上设有多个依次连接的图案，所述图案包括第一图案和第二图案，所述第一图案具有相对设置的第一边和第二边，两个所述第二图案间隔地设于所述第一边的中部，另外两个所述第二图案与两个所述第二图案对应地设于所述第二边。本申请的技术方案解决了现有技术的三维存储器件形成于栅极隔槽中的导电体容易与堆叠结构中的导体层接触而造成漏电的问题。
图案三维存储器件光掩模漏电堆叠结构方案解决图案间隔相对设置依次连接导电体导体层隔槽制备申请

[发明专利]三维存储器件中的堆栈间插塞及其形成方法-CN201880002024.7有效
发明人：徐前兵;杨号号;王恩博;张勇;何家兰 -专利权人：长江存储科技有限责任公司
申请日： 2018-10-09 - 公布日： 2019-11-22 - 主分类号： H01L27/1157 文献下载
摘要：公开了具有堆栈间插塞的3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、处于所述衬底上方的包括交错的导体层和电介质层的第一存储器堆栈、处于所述第一存储器堆栈上方的包括交错的导体层和电介质层的第二存储器堆栈、以及均竖直延伸通过所述第一或第二存储器堆栈的第一和第二沟道结构。所述第一沟道结构包括沿所述第一沟道结构的侧壁的第一存储器膜和半导体沟道以及处于所述第一沟道结构的上部部分中并且与第一半导体沟道接触的堆栈间插塞。所述堆栈间插塞的横向表面是平滑的。所述第二沟道结构包括沿所述第二沟道结构的侧壁的第二存储器膜和半导体沟道。所述第二半导体沟道与堆栈间插塞接触。
堆栈沟道结构半导体沟道插塞第二存储器存储器堆栈存储器件电介质层导体层侧壁衬底交错三维存储器件插塞接触横向表面竖直延伸存储器平滑

[发明专利]三维存储器件的字线接触结构及其制作方法-CN201880005331.0在审
发明人：朱继锋;吕震宇;陈俊;胡思平;戴晓望;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2018-08-20 - 公布日： 2019-08-16 - 主分类号： H01L27/11529 文献下载
摘要：公开了包括三维存储器件的字线接触结构的半导体结构实施例，以及形成字线接触结构的制造方法的实施例。半导体结构包括具有多个台阶的阶梯结构，且每个台阶包括位于介电层的上方的导电层。半导体结构还包括设置在每个台阶的导电层的一部分的上方的阻挡层。半导体结构还包括设置在阻挡层上的蚀刻停止层、以及设置在蚀刻停止层上的绝缘层。半导体结构还包括形成在绝缘层中的多个导电结构，且每个导电结构形成在每个台阶的导电层上。
半导体结构字线接触导电层绝缘层三维存储器件蚀刻停止层导电结构阻挡层阶梯结构介电层制作制造

[发明专利]存储器装置的阶梯结构-CN201880005628.7在审
发明人：吕震宇;陈俊;戴晓望;朱继锋;陶谦;黄郁茹;胡思平;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2018-08-06 - 公布日： 2019-08-13 - 主分类号： H01L27/11551 文献下载
摘要：公开一种半导体结构。半导体结构包括设置于基底(101)之上的阶梯结构(800)。阶梯结构(800)包括复数层堆叠层，其中各堆叠层包括设置于第二材料层(840)的一部分之上的第一材料层(502)。阶梯结构(800)还包括多个连接垫(820)，其中各连接垫(820)设置于相应的堆叠层的第二材料层(840)的另一部分之上。
阶梯结构堆叠层半导体结构第二材料层连接垫存储器装置第一材料复数层基底

[发明专利]3D存储器件及其制造方法-CN201910247660.2在审
发明人：何家兰;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2019-03-29 - 公布日： 2019-07-30 - 主分类号： H01L27/11556 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。所述3D存储器件的制造方法包括：在衬底上形成第一叠层结构以及贯穿第一叠层结构的沟道孔，所述第一叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；在所述沟道孔内形成阻隔层以及沟道柱，阻隔层位于所述牺牲层和沟道柱之间；采用多个栅极导体层置换所述多个牺牲层，形成叠层结构；以及形成贯穿所述叠层结构的导体通道。本申请在形成沟道柱之前在沟道孔内形成高K介质层将栅极导体与沟道柱彼此隔开，从而减小高K介质层的沉积工艺难度，提高高K介质层薄膜的覆盖性以及均匀性，扩大沟道孔的工艺窗口，避免栅线缝隙中牺牲层去除时破坏高K介质层薄膜，从而提高3D存储器件的良率和可靠性。
沟道叠层结构高K介质层存储器件牺牲层阻隔层薄膜制造层间绝缘层栅极导体层导体通道工艺窗口工艺难度交替堆叠栅极导体覆盖性均匀性贯穿沉积衬底隔开减小良率去除栅线申请置换

[发明专利]三维存储器件及在其沟道孔中形成外延结构的方法-CN201810219177.9有效
发明人： 杨号号;吕震宇;陈俊;胡禺石;陶谦;董金文;蒲月强;程晓恬;许健;肖莉红 -专利权人：长江存储科技有限责任公司
申请日： 2018-03-16 - 公布日： 2019-06-21 - 主分类号： H01L27/11551 文献下载
摘要：本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。本发明由于仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
外延结构沟道辅助区虚拟孔核心区三维存储器件半导体结构漏电工艺难度光刻去除

[发明专利]台阶结构的形成方法-CN201710749908.6有效
发明人：吕震宇;陈俊;戴晓望;朱继锋;胡思平;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-28 - 公布日： 2019-05-14 - 主分类号： H01L27/11568 文献下载
摘要：本发明公开了一种台阶结构的形成方法，属于半导体技术领域。所述方法包括：提供衬底，在衬底上形成叠层结构，在叠层结构上形成第一掩膜层；在第一掩膜层上旋涂光阻层，光阻层覆盖部分第一掩膜层；对光阻层进行多次修剪并作为掩膜，刻蚀第一掩膜层和叠层结构形成预设数量的单层台阶层后，去除光阻层，并采用光刻工艺形成其他台阶层得到台阶结构；形成覆盖层，覆盖层覆盖台阶结构并与台阶结构中顶层台阶的上表面齐平；去除剩余的第一掩膜层。本发明中，通过同一个掩膜层形成台阶结构中最上面的多个单层台阶层，其不仅提升了形成台阶结构过程中化学机械研磨的工艺裕度，而且降低了制作成本。
台阶结构形成方法

[发明专利]3D存储器件及其制造方法-CN201811299755.0在审
发明人：卢峰;肖莉红;王恩博;杨号号;刘沙沙;徐前兵;李兆松 -专利权人：长江存储科技有限责任公司
申请日： 2018-11-02 - 公布日： 2019-03-29 - 主分类号： H01L27/1157 文献下载
摘要：本发明公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；堆叠于所述衬底上方的第一叠层结构和堆叠与所述第一叠层结构上方的第二叠层结构，以及贯穿所述第一叠层结构和所述第二叠层结构的多个沟道柱，其中，所述沟道柱的沟道叠层位于所述第一叠层结构和所述第二叠层结构界面处的至少一部分平整表面上。其制作方法包括：在衬底上形成第一叠层结构；在所述第一叠层结构上形成保护层；形成贯穿所述保护层与第一叠层结构的第一柱体；在所述保护层上形成第二叠层结构；形成贯穿所述第二叠层结构的第二柱体；连通多个所述第一柱体和多个所述第二柱体；去除所述保护层并形成沟道叠层。
叠层结构保护层沟道柱体存储器件衬底叠层堆叠贯穿平整表面界面处去除连通制造制作

[发明专利]3D NAND闪存结构的形成方法-CN201810262370.0有效
发明人：肖莉红;王恩博;董金文;杨号号;周玉婷;汤召辉 -专利权人：长江存储科技有限责任公司
申请日： 2018-03-28 - 公布日： 2019-03-29 - 主分类号： H01L27/11551 文献下载
摘要：本发明涉及一种3D NAND闪存结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有堆叠结构及至少覆盖所述堆叠结构侧面的介质层，所述堆叠结构包括相互堆叠的第一绝缘层和第二绝缘层；刻蚀所述堆叠结构至半导体衬底表面，在所述堆叠结构内形成核心通孔及伪通孔；在所述核心通孔填充第一填充层；在所述伪通孔内填充第二填充层；去除所述核心通孔内的第一填充层；在所述核心通孔侧壁表面形成功能侧壁。上述方法可以简化工艺步骤，节约成本。
堆叠结构核心通孔填充层绝缘层衬底通孔填充半导体半导体衬底表面简化工艺步骤侧壁表面介质层侧壁堆叠刻蚀去除侧面节约覆盖

[发明专利]一种NAND串结构及其制备方法-CN201711098604.4有效
发明人：胡禺石;陶谦;杨号号;董金文;陈俊;吕震宇 -专利权人：长江存储科技有限责任公司
申请日： 2017-11-09 - 公布日： 2019-03-19 - 主分类号： H01L27/11517 文献下载
摘要：本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，以及形成在介质层内的半导体通道层；在通道孔的第一端，半导体通道层穿过介质层的开口与第一结构接触，介质层的开口在对初始介质层进行打孔刻蚀时形成，并在所述打孔刻蚀后的再次刻蚀工艺中被展宽；初始介质层覆盖所述通道孔的第一端。本发明能有效提升半导体通道层与硅外延层的接触面积，进而能显著降低半导体通道与硅外延层的接触电阻，实现良好的电性连接。
一种 nand 结构及其制备方法

[发明专利]在三维存储器件中由保护性电介质层保护的半导体插塞及其形成方法-CN201880001825.1在审
发明人： 杨号号;张勇;王恩博;张若芳;张富山;徐前兵 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-27 - 公布日： 2019-03-01 - 主分类号： H01L27/1157 文献下载
摘要：公开了具有由电介质层保护的半导体插塞的3D存储器件及其形成方法的实施例。在示例中，3D存储器件包括衬底、在衬底上的包括多个交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的存储器串。存储器串包括位于存储器串的下部的半导体插塞、半导体插塞上的保护性电介质层、以及在保护性电介质层之上并沿着存储器串的侧壁的存储膜。
电介质层存储器串半导体插塞存储器件堆叠层衬底存储三维存储器件存储膜导体层侧壁交错穿过

[发明专利]一种NAND串结构及其制备方法-CN201711099532.5有效
发明人：胡禺石;陶谦;杨号号;董金文;陈俊;肖莉红;吕震宇 -专利权人：长江存储科技有限责任公司
申请日： 2017-11-09 - 公布日： 2019-02-22 - 主分类号： H01L27/11524 文献下载
摘要：本发明公开了一种NAND串结构，包括垂直贯穿等级层堆栈的通道孔，形成在通道孔内的介质层，形成在介质层内的半导体通道层，形成在半导体通道层内的隔离层，以及形成在通道孔的第一端的塞入层；塞入层覆盖介质层、半导体通道层和隔离层，塞入层的宽度或直径大于与其接触的半导体通道层外壁的宽度或直径。本发明通过增大NAND串顶部塞入层的关键尺寸，降低了NAND串顶部的电阻，以及NAND串顶部与其他结构形成接触时的接触电阻，并增大了NAND串顶部与其他结构形成接触时的对准余度。
一种 nand 结构及其制备方法

[发明专利]提高沟道通孔均一性的三维存储器形成方法-CN201710775876.7有效
发明人：肖莉红;陶谦;胡禺石;程晓恬;许健;杨号号;蒲月强;董金文 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-31 - 公布日： 2019-01-01 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供一种提高沟道通孔均一性的三维存储器形成方法，属于半导体技术领域。所述方法包括：提供含有衬底和叠层结构的主体结构，叠层结构形成于衬底上；在叠层结构上形成顶层选择门；在含有顶层选择门的叠层结构上形成沟道通孔，使每个顶层选择门对应预设列的沟道通孔，并将远离顶层选择门的最外侧的两列沟道通孔作为虚拟孔；对虚拟孔依次进行氧化物填充、刻蚀、金属填充工艺，形成栅极线。本发明中的方法，最终形成的各沟道通孔大小均匀，有效的解决了现有的9孔沟道通孔阵列非均一性问题。
提高沟道均一三维存储器形成方法

[发明专利]台阶结构及其形成方法-CN201710750398.4有效
发明人：吕震宇;陈俊;戴晓望;朱继锋;陶谦;黄郁茹;胡思平;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-28 - 公布日： 2019-01-01 - 主分类号： H01L27/11551 文献下载
摘要：本发明公开了一种台阶结构及其形成方法，属于半导体技术领域。所述方法包括：提供衬底，在衬底上形成叠层结构，在叠层结构上形成第一掩膜层；刻蚀第一掩膜层和叠层结构形成各台阶层；在各台阶层上形成着陆垫；去除剩余的第一掩膜层，并形成覆盖各台阶层的覆盖层。本发明中，通过在各台阶层上形成着陆垫，增加了台阶层之间互联部分的厚度，使得即使是很薄的字线需求，通过单张掩膜来形成台阶间的互连亦是可行的。
台阶结构及其形成方法

[发明专利]一种三维存储器阵列的多级接触及其制造方法-CN201710774754.6有效
发明人：朱继锋;吕震宇;陈俊;胡思平;戴晓望;姚兰;肖莉红;郑阿曼;鲍琨;杨号号 -专利权人：长江存储科技有限责任公司
申请日： 2017-08-31 - 公布日： 2019-01-01 - 主分类号： H01L27/11529 文献下载
摘要：本发明提供一种三维存储器阵列的多级接触及其制造方法，可以通过结构的调整,只需要一层光罩就可以在3D NAND技术中实现接触结构的制备。通过在阶梯型硅/衬底结构上方放置用于选择比过渡的终止层,在刻蚀的过程中首先利用具有高选择比的刻蚀工艺，使接触通道停止在终止层上,再利用反向选择比的刻蚀工艺去掉终止层,最终实现均匀的打开台阶型硅/衬底上方的接触通道的目的。通过本发明提供的上述工艺，避免了现有技术中采用一层光罩进行刻蚀的过程中产生的刻蚀不足或过刻蚀的情况，采用这种新的工艺可以节省成本,降低工艺复杂度,扩大工艺窗口。
一种三维存储器阵列多级接触及其制造方法