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[发明专利]精确校准及自平衡的超级结器件的制备方法-CN201610078433.8有效
发明人：管灵鹏;马督儿·博德;安荷·叭剌;李亦衡;陈军;何佩天 -专利权人：万国半导体股份有限公司
申请日： 2012-09-19 - 公布日： 2018-07-06 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种用于在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区。该方法包含：第一步，生长一个第一外延层，然后在外延层上方制备一个第一硬掩膜层；第二步，利用第一植入掩膜，打开多个植入窗口，并且利用第二植入掩膜，闭锁一部分植入窗口，以植入交替导电类型的多个掺杂区，在第一外延层中相互邻近；第三步，重复第一步和第二步，利用相同的第一和第二植入掩膜，制备多个外延层，每个外延层都用交替导电类型的掺杂区植入。然后，在外延层顶部进行器件制备工艺，在交替导电类型的掺杂区上方，通过扩散过程，合并交替导电类型的掺杂区，作为外延层中的掺杂立柱。
外延层植入导电类型掺杂区制备掩膜衬底半导体半导体功率器件器件制备工艺超级结器件硬掩膜层自平衡校准闭锁立柱掺杂承载邻近扩散漂流合并生长重复

[发明专利]自对准电荷平衡的功率双扩散金属氧化物半导体制备方法-CN201410786448.0有效
发明人：陈军;李亦衡;管灵鹏;何佩天;马国荣;安荷·叭剌;哈姆扎·依玛兹 -专利权人：万国半导体股份有限公司
申请日： 2010-12-21 - 公布日： 2018-04-06 - 主分类号： H01L29/78 文献下载
摘要：一种自对准电荷平衡的功率双扩散金属氧化物半导体制备方法。本发明提出了自对准电荷平衡的半导体器件以及制备这种器件的方法。一个或多个平面栅极形成在第一导电类型的半导体衬底上方。刻蚀半导体中的一个或多个深沟槽，自对准到平面栅极。用第二导电类型的半导体材料填充沟槽，使深沟槽与半导体衬底的邻近区域达到电荷平衡。该工艺可以制备单元间距小于12微米的自对准电荷平衡的器件。
对准电荷平衡功率扩散金属氧化物半导体制备方法

[发明专利]带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法-CN201410765921.7有效
发明人：哈姆扎·依玛兹;马督儿·博德;李亦衡;管灵鹏;王晓彬;陈军;安荷·叭剌 -专利权人：万国半导体股份有限公司
申请日： 2011-02-28 - 公布日： 2018-02-23 - 主分类号： H01L29/78 文献下载
摘要：本发明提出了一种沉积在第一导电类型的半导体衬底上的半导体功率器件。该半导体衬底承载着一个第二导电类型的外延层，其中半导体功率器件就位于超级结结构上。该超级结结构包含从外延层中的顶面上打开的多个沟槽；其中每个沟槽的沟槽侧壁都用第一导电类型的第一外延层覆盖，以便中和第二导电类型的外延层的电荷。第二外延层可以生长在第一外延层上方。每个沟槽都在一个剩余的沟槽缝隙空间内，用非掺杂的电介质材料填充。每个沟槽侧壁都带有一个倾斜角，以构成会聚的U‑型沟槽。
带有沟槽氧化物纳米超级器件结构制备方法

[发明专利]带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法-CN201410766372.5有效
发明人：哈姆扎·依玛兹;马督儿·博德;李亦衡;管灵鹏;王晓彬;陈军;安荷·叭剌 -专利权人：万国半导体股份有限公司
申请日： 2011-02-28 - 公布日： 2018-02-06 - 主分类号： H01L21/331 文献下载
摘要：本发明提出了一种沉积在第一导电类型的半导体衬底上的半导体功率器件。该半导体衬底承载着一个第二导电类型的外延层，其中半导体功率器件就位于超级结结构上。该超级结结构包含从外延层中的顶面上打开的多个沟槽；其中每个沟槽的沟槽侧壁都用第一导电类型的第一外延层覆盖，以便中和第二导电类型的外延层的电荷。第二外延层可以生长在第一外延层上方。每个沟槽都在一个剩余的沟槽缝隙空间内，用非掺杂的电介质材料填充。每个沟槽侧壁都带有一个倾斜角，以构成会聚的U‑型沟槽。
带有沟槽氧化物纳米超级器件结构制备方法

[发明专利]用于制备阳极短路的场阑绝缘栅双极晶体管的方法-CN201610892855.9在审
发明人： 安荷·叭剌;马督儿·博德;丁永平;张晓天;何约瑟 -专利权人：万国半导体股份有限公司
申请日： 2012-07-20 - 公布日： 2017-08-18 - 主分类号： H01L21/331 文献下载
摘要：一种用于制备阳极‑短路的场阑绝缘栅双极晶体管（IGBT）的方法，包含选择性地制备导电类型相反的第一和第二半导体植入区。第二导电类型的场阑层生长在衬底上方或植入到衬底中。外延层可以生长在衬底上或场阑层上。在外延层中，制备一个或多个绝缘栅双极晶体管器件元。
用于制备阳极短路绝缘双极晶体管方法

[发明专利]带有沟槽‑氧化物‑纳米管超级结的器件结构及制备方法-CN201410765884.X有效
发明人：哈姆扎·依玛兹;马督儿·博德;李亦衡;管灵鹏;王晓彬;陈军;安荷·叭剌 -专利权人：万国半导体股份有限公司
申请日： 2011-02-28 - 公布日： 2017-04-12 - 主分类号： H01L29/739 文献下载
摘要：本发明提出了一种沉积在第一导电类型的半导体衬底上的半导体功率器件。该半导体衬底承载着一个第二导电类型的外延层，其中半导体功率器件就位于超级结结构上。该超级结结构包含从外延层中的顶面上打开的多个沟槽；其中每个沟槽的沟槽侧壁都用第一导电类型的第一外延层覆盖，以便中和第二导电类型的外延层的电荷。第二外延层可以生长在第一外延层上方。每个沟槽都在一个剩余的沟槽缝隙空间内，用非掺杂的电介质材料填充。每个沟槽侧壁都带有一个倾斜角，以构成会聚的U‑型沟槽。
带有沟槽氧化物纳米超级器件结构制备方法

[发明专利]用于高压半导体器件的拐角布局及其制备方法-CN201310319450.2有效
发明人：管灵鹏;安荷·叭剌 -专利权人：万国半导体股份有限公司
申请日： 2013-07-26 - 公布日： 2016-12-07 - 主分类号： H01L29/06 文献下载
摘要：本发明提出了一种用于高压半导体器件的拐角布局及其制备方法，使半导体器件的击穿电压达到最大。该器件包括条纹晶胞阵列的第一和第二子集。第一阵列中每个条纹晶胞的末端都与最近的端接器件结构保持一段统一的距离。在第二子集中，配置有源晶胞区的拐角附近条纹晶胞末端，通过将每个条纹晶胞末端都与最近的端接器件结构保持不一样的距离，使击穿电压达到最大。
用于高压半导体器件拐角布局及其制备方法

[发明专利]一种用于制备半导体功率器件的方法-CN201510570811.X在审
发明人：哈姆扎·耶尔马兹;伍时谦;丹尼尔·卡拉夫特;马督儿·博德;安荷·叭剌;潘继;李亦衡;金钟五 -专利权人：万国半导体股份有限公司
申请日： 2013-01-29 - 公布日： 2015-12-30 - 主分类号： H01L29/06 文献下载
摘要：一种半导体功率器件包括一个形成在重掺杂层上的轻掺杂层。一个或多个器件形成在轻掺杂层中。每个器件都包括一个本体区、一个源极区、以及一个形成在轻掺杂区中相应的沟槽中的一个或多个栅极电极。每个沟槽的深度都在第一维度上，宽度在第二维度上，长度在第三维度上。本体区的导电类型与轻掺杂层和重掺杂层相反。源极区形成在上表面附近。一个或多个深接触区形成在沿一个或多个沟槽附近的第三维度的一个或多个位置处。接触区在第一方向上从上表面开始，延伸到轻掺杂层中，并与源极区电接触。
一种用于制备半导体功率器件方法

[发明专利]可减少掩膜数目的具有静电放电电路保护的半导体功率组件-CN201510103697.X在审
发明人： 安荷·叭剌;王晓彬;王薇;苏毅;丹尼尔·NG -专利权人：万国半导体股份有限公司
申请日： 2008-12-12 - 公布日： 2015-05-13 - 主分类号： H01L29/66 文献下载
摘要：本发明提供一种设置于一半导体衬底上的半导体功率组件，其包含有一设置于该半导体衬底顶面上的已图案化多晶硅层的一第一部份的静电放电（ESD）保护电路。这半导体功率组件更包含有一作为本体离子植入阻碍层的已图案化ESD多晶硅层的第二部分，以阻碍掺杂的本体离子进入位于该本体离子植入阻碍层下方的半导体衬底。在另一具体实施例中，位于半导体组件的边缘上的静电放电（ESD）多晶硅层更覆盖半导体组件边缘上的一切割道，由此于制作半导体组件时不再需要一钝化层，以减少图案化钝化层所需的掩膜。
减少掩膜数目的具有静电放电电路保护半导体功率组件

[发明专利]屏蔽栅极沟道金属氧化物半导体场效应管器件及其制备方法-CN201410376659.7在审
发明人：陈军;李一宽;常虹;李文军;安荷·叭剌;哈姆扎·依玛兹 -专利权人：万国半导体股份有限公司
申请日： 2010-08-11 - 公布日： 2014-11-05 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及一种屏蔽栅极沟道金属氧化物半导体场效应管器件及其制备，该方法包括制备多个沟道，包含使用第一个掩膜，在多个沟道中的至少若干个沟道里，形成第一个多晶硅区，形成一个多晶硅间隔介质区和一个终止保护区，包含使用第二个掩膜，在多个沟道中的至少若干个沟道里，形成第二个多晶硅区，形成到第一多晶硅区的第一个电接触，形成到第二多晶硅区的第二个电接触，包含使用第三个掩膜，沉积一个金属层，以及形成一个源极金属区和一个栅极金属区，包括使用第四个掩膜。
屏蔽栅极沟道金属氧化物半导体场效应器件及其制备方法

[发明专利]双引线框架多芯片共同封装体的制造方法-CN201410073160.9无效
发明人：刘凯;石磊;鲁军;安荷·叭剌 -专利权人：万国半导体有限公司
申请日： 2010-04-16 - 公布日： 2014-08-20 - 主分类号： H01L21/50 文献下载
摘要：本发明公开了一种双引线框架多芯片共同封装体及其制造方法，包括两个引线框架；多个芯片，多个芯片包括第一芯片、第二芯片及第三芯片；第一芯片设置在第一引线框架上，第二芯片及第三芯片共同设置在第二个引线框架上，第三芯片为旁路电容；两个连接片，分别为顶部连接片和立体连接片，顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚，并且顶部连接片同时连接第三芯片的顶部接触区。本发明简化了多框架多芯片的封装制成工艺，降低了芯片之间的电阻和电感，并且在封装中集成了一个旁路电容，降低了封装过程中的寄生电感，从而提高了整个器件的能量转换效率，并且减小了半导体封装的尺寸，此外，本发明工艺操作简单，制造成本低。
引线框架芯片共同封装制造方法

[发明专利]利用简化的一次顶部接触沟槽刻蚀制备MOSFET与肖特基二极管集成的方法-CN201310695860.7有效
发明人：潘继;伍时谦;戴嵩山;安荷·叭剌 -专利权人：万国半导体股份有限公司
申请日： 2013-12-18 - 公布日： 2014-06-25 - 主分类号： H01L21/8249 文献下载
摘要：本发明公开了用于制备与肖特基二极管集成的MOSFET的方法。栅极沟槽形成在与半导体衬底重叠的外延层中，栅极材料沉积在其中。本体、源极、电介质区相继形成在外延层和栅极沟槽上方。刻蚀顶部接触沟槽，垂直侧壁限定了肖特基二极管剖面宽度肖特基二极管剖面宽度，通过电介质和源极区限定了源极-接触深度；部分深入到本体区中，其深度为总本体-接触深度。在顶部接触沟槽侧壁中和源极-接触深度以下，制备重掺杂嵌入式本体注入区。在顶部接触沟槽底面下方的子接触沟槽区中，制备一个嵌入式香农注入区。制备一个金属层，与嵌入式香农注入区、本体和源极区相接触。金属层还填充顶部接触沟槽并且覆盖电介质区，从而仅仅通过一次刻蚀顶部接触沟槽，就完成了MOSFET/SKY。
利用简化一次顶部接触沟槽刻蚀制备 mosfet 肖特基二极管集成方法

[发明专利]带有很高的衬底-栅极击穿和嵌入式雪崩箝位二极管的横向超级结器件-CN201310377546.4有效
发明人：马督儿·博德;管灵鹏;安荷·叭剌;哈姆扎·依玛兹 -专利权人：万国半导体股份有限公司
申请日： 2010-11-29 - 公布日： 2014-05-14 - 主分类号： H01L29/80 文献下载
摘要：本发明公开了一种带有很高的衬底-栅极击穿和嵌入式雪崩箝位二极管的横向超级结器件，在位于N+衬底上的P-外延层上方，通过堆积式交替的P型和N型半导体层，构成一个横向超级结JFET。N+漏极立柱向下延伸，穿过超级结结构和P-外延层，连接到N+衬底，从而构成一个底部漏极器件。N+源极立柱和P+栅极立柱穿过超级结延伸，但是在P-外延层终止。从底部P+栅极立柱开始，穿过P-外延层，到N+漏极衬底，形成一个栅极-漏极雪崩箝位二极管。
带有衬底栅极击穿嵌入式雪崩箝位二极管横向超级器件

[发明专利]一种应用于功率切换器电路的半导体封装结构-CN201310540264.1有效
发明人：薛彦迅;安荷·叭剌;鲁军 -专利权人：万国半导体有限公司
申请日： 2010-02-25 - 公布日： 2014-03-19 - 主分类号： H01L25/00 文献下载
摘要：一种应用于功率切换器电路的半导体封装结构，将两个MOSFET芯片堆叠连接形成功率切换器，并水平或垂直的在同一封装中封装一旁路电容；更可在该同一封装中还设置一PIC芯片以形成DC-DC转换器。本发明所提供的半导体封装结构，使得该旁路电容的设置最靠近MOSFET芯片，产生的寄生电感最小，从而在有效提高功率切换器或DC-DC转换器性能的同时，也有效减少了整个半导体封装结构的尺寸。
一种应用于功率切换电路半导体封装结构

[发明专利]在SGT MOSFET中灵活调节CRSS以平滑波形避免直流-直流器件中电磁干扰-CN201310290017.0有效
发明人：潘继;伍时谦;安荷·叭剌;王晓彬 -专利权人：万国半导体股份有限公司
申请日： 2013-07-10 - 公布日： 2014-03-12 - 主分类号： H01L23/552 文献下载
摘要：种由多个功率晶体管晶胞构成的半导体功率器件，每个功率晶体管晶胞都具有一个沟槽式栅极，设置在栅极沟槽中，其中沟槽式栅极包括一个屏蔽底部电极，设置在栅极沟槽底部，通过一个中间电极绝缘层，与设置在栅极沟槽顶部的顶部栅极电极相隔离。至少一个晶体管晶胞含有屏蔽底部电极，作为源极-连接屏蔽底部电极，电连接到半导体功率器件的源极电极，至少一个晶体管晶胞具有屏蔽底部电极，作为一个栅极-连接屏蔽底部电极，电连接到半导体功率器件的栅极金属上。
sgt mosfet 灵活调节 crss 平滑波形避免直流器件电磁干扰

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