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[发明专利]半导体存储装置及其制造方法-CN202210040337.X在审
发明人：李炫虎 -专利权人：爱思开海力士有限公司
申请日： 2022-01-14 - 公布日： 2022-12-02 - 主分类号： H01L27/11556 文献下载
摘要：一种半导体存储装置及其制造方法，该半导体存储装置包括：第一层叠物和第二层叠物，所述第一层叠物和所述第二层叠物在所述半导体存储装置的单元区域和所述半导体存储装置的邻近所述单元区域的狭缝区域中层叠在半导体基板上。该半导体存储装置还包括多个单元插塞，所述多个单元插塞在所述单元区域中至少部分地穿过所述第二层叠物和所述第一层叠物并沿竖直方向延伸；狭缝，所述狭缝在所述狭缝区域中至少部分地穿过所述第二层叠物和所述第一层叠物；以及保护图案，所述保护图案布置在所述狭缝和所述多个单元插塞中的与所述狭缝相邻的虚设单元插塞之间。
半导体存储装置及其制造方法

[发明专利]闪存结构的形成方法-CN202211261382.4在审
发明人：吴志涛;李志国;徐杰;刘志斌;孙峥 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-10-14 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：一种闪存结构的形成方法，包括：提供衬底；在所述衬底表面形成存储栅材料层；对所述存储栅材料层进行第一图形化处理，在所述存储栅材料层内形成相互分立且暴露出所述衬底的字线栅开口和两个源漏开口，所述两个源漏开口分别位于所述字线栅开口两侧，以所述字线栅开口和所述源漏开口之间的存储栅材料层形成存储栅结构；在所述字线栅开口和所述源漏开口内形成初始字线栅结构；对所述初始字线栅结构进行第二图形化处理，以去除所述源漏开口内的所述初始字线栅结构，在所述字线栅开口内形成字线栅结构，避免了因套刻误差造成的两个存储栅结构的差异，进而提高了闪存结构的性能稳定性。
闪存结构形成方法

[发明专利]三维存储器件-CN202110243809.7有效
发明人：吴双双;张坤;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-05 - 公布日： 2022-12-02 - 主分类号： H01L27/11582 文献下载
摘要：本申请提供了一种三维存储器件，包括：衬底；堆叠结构，形成于衬底上，所述堆叠结构具有沿第一方向设置的核心阵列区和台阶区；第一墙结构，沿着第一方向设置在台阶区中；以及第二墙结构，沿着不同于第一方向的第二方向设置在台阶区中且与第一墙结构交叉。根据本申请的三维存储器件，可增加台阶区中的支撑，减小台阶区的应力形变，提高三维存储器件的良率和可靠性。
三维存储器件

[发明专利]存储器-CN202110441423.7有效
发明人：李军辉;沈保家;於成星;周静兰 -专利权人：长江存储科技有限责任公司
申请日： 2020-06-08 - 公布日： 2022-12-02 - 主分类号： H01L27/1157 文献下载
摘要：本公开实施例公开了一种存储器，包括：第一栅叠层结构，位于衬底表面，包括依次交替层叠设置的第一绝缘层和第一栅极层；第二栅叠层结构，位于第一栅叠层结构表面，包括依次交替层叠设置的第二绝缘层和第二栅极层；沟道结构，贯穿第一栅叠层结构和第二栅叠层结构；第一电荷阻挡结构，位于沟道结构和第一栅极层之间；第二电荷阻挡结构，贯穿第一栅叠层结构和第二栅叠层结构；其中，位于第一栅叠层结构中的第二电荷阻挡结构，位于沟道结构和第一电荷阻挡结构之间，且位于沟道结构和第一绝缘层之间；位于第二栅叠层结构中的第二电荷阻挡结构，位于沟道结构和第二栅极层之间，且位于沟道结构和第二绝缘层之间。
存储器

[发明专利]3D存储器件及其制造方法-CN202010001957.3有效
发明人：李思晢;周玉婷;汤召辉;张磊;董明;曾凡清 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11556 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在具有外围电路区的衬底上形成隔离层；在部分隔离层上形成与外围电路区的位置对应的阻挡层；在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；形成至少覆盖阻挡层的平坦层；形成贯穿栅叠层结构与隔离层的多个沟道柱；将牺牲层替换为栅极导体层；以及形成穿过平坦层的第一导电通道，其中，形成第一导电通道的步骤包括：刻蚀平坦层形成第一导电通孔，刻蚀在到达阻挡层时停止；以及在第一导电通孔中填充导电材料。该3D存储器件的制造方法通过在对应外围电路区的隔离层上形成阻挡层，在刻蚀平坦层形成第一导电通孔时，阻挡层防止了下方的隔离层与衬底被刻蚀剂损伤。
存储器件及其制造方法

[发明专利]三维存储器及三维存储器制造方法-CN202010209346.8有效
发明人：张坤;孙中旺;吴林春;刘磊;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-23 - 公布日： 2022-12-02 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供一种三维存储器及三维存储器制造方法，该三维存储器包括基底以及设置于基底上的堆栈结构及外部结构；外部结构连接在堆栈结构的外围边缘，且外部结构设置有贯穿外部结构的导电触点；堆栈结构中设置有贯穿堆栈结构的沟道结构；基底背离堆栈结构的一侧设置有平行基底延伸的导电体，导电体的一端具有贯穿基底的第一导电部，第一导电部与导电触点电连接；导电体的另一端具有第二导电部，第二导电部嵌入与堆栈结构相对应的基底中，并与沟道结构电连接，从而可以取消相关技术中堆栈结构中的公共源极触点，避免了形成耦合电容的问题，提高三维存储器的读取及擦除速率。
三维存储器制造方法

[发明专利]半导体结构、三维存储器及制备方法-CN202010000511.9有效
发明人：孙中旺;苏睿;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11524 文献下载
摘要：本发明提供一种半导体结构、三维存储器及各自的制备方法，半导体结构的制备方法包括：提供半导体衬底，于半导体衬底上形成叠层结构，叠层结构包括沿X方向划分的存储区及连接区，连接区至少包括第一连接分区及第二连接分区，对第一连接分区的叠层结构进行预设层级数的预设刻蚀，再对第一连接分区剩余的叠层结构进行同步刻蚀，对第二连接分区的叠层结构进行同步刻蚀，得到待形成台阶。本法发明采用预设刻蚀(chop)以及同步刻蚀(trim and etch)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合X方向及Y方向的刻蚀实现了需要台阶的制备，切断了Y方向上阶梯的连续性，改善了材料的应力和膨胀，提高了器件的稳定性。
半导体结构三维存储器制备方法

[发明专利]存储装置-CN201810149169.1有效
发明人：清水峻 -专利权人：铠侠股份有限公司
申请日： 2018-02-13 - 公布日： 2022-12-02 - 主分类号： H01L27/11529 文献下载
摘要：实施方式提供一种使晶体管的动作速度提高的存储装置。实施方式的存储装置具备：多个第1电极层，在第1方向上积层；两个以上的第2电极层，在所述第1方向上积层在所述第1电极层上；信道层，在所述第1方向上贯穿所述第1电极层及所述第2电极层；以及电荷累积层，设置在所述第1电极层与所述信道层之间。所述第2电极层的所述第1方向的层厚比所述第1电极层的所述第1方向的层厚更厚。
存储装置

[发明专利]包含非自对准水平和垂直控制栅极的存储器单元-CN201810150720.4有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
包含对准水平垂直控制栅极存储器单元

[发明专利]H形电容结构的垂直型存储器及其制备方法-CN202111026531.4有效
发明人：刘金营 -专利权人：上海积塔半导体有限公司
申请日： 2021-09-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11565 文献下载
摘要：本发明提供一种H形电容结构的垂直型存储器及其制备方法，通过在第一逻辑单元的漏极区及第二逻辑单元的漏极区的外周形成电容器存储单元，且第一逻辑单元漏极区外周的电容器存储单元与第二逻辑单元漏极区外周的电容器上下结合使整个电容器存储单元呈H形圆筒结构，有效增大了电容器的面积，提高电容器的电荷存储能力，可有效提高存储器读取精确度和电荷保存时间。通过第一逻辑单元及第二逻辑单元控制电容器存储结构的读写，电容器存储单元负责存储电荷，第一逻辑单元及第二逻辑单元可独立或者联合的向电容器存储结构存储或读取数据。
电容结构垂直存储器及其制备方法

[实用新型]半导体存储装置-CN202221701453.3有效
发明人：中木宽;石月惠 -专利权人：铠侠股份有限公司
申请日： 2022-07-01 - 公布日： 2022-12-02 - 主分类号： H01L27/11524 文献下载
摘要：实施方式提供集成性高的半导体存储装置。实施方式的半导体存储装置具有层叠体、多条位线以及多个柱状体。多条位线包括第1位线、第2位线、第3位线以及第4位线。多个柱状体包括第1柱状体、第2柱状体、第3柱状体、第4柱状体、第5柱状体、第6柱状体、第7柱状体以及第8柱状体。第1柱状体与第1位线电连接。第2柱状体与第3位线电连接。第3柱状体与第2位线电连接。第4柱状体与第4位线电连接，第5柱状体与第2位线电连接。第6柱状体与第4位线电连接。第7柱状体与第1位线电连接。第8柱状体与第3位线电连接。
半导体存储装置

[实用新型]集成电路和半导体设备-CN202221109518.5有效
发明人： F·塔耶;R·西莫拉;P·波伊文 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-05-10 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开的实施例涉及集成电路和半导体设备。电可擦除且可编程类型的非易失性存储器的集成电路包括存储器单元，每个存储器单元具有：状态晶体管，包括栅极结构，该栅极结构包括布置在半导体阱的面上的控制栅极和浮置栅极；以及在半导体阱中的源极区域和漏极区域。漏极区域包括被定位成绝大部分在栅极结构下方的第一电容注入区域和被定位成绝大部分在栅极结构外部的轻掺杂区域。源极区域包括被定位成绝大部分在栅极结构外部的第二电容注入区域，源极区域不包括轻掺杂区域。
集成电路半导体设备

[发明专利]三维存储器及其制备方法-CN202211093078.3在审
发明人：张坤;周文犀;吴林春;孔翠翠 -专利权人：长江存储科技有限责任公司
申请日： 2021-03-26 - 公布日： 2022-11-29 - 主分类号： H01L27/11582 文献下载
摘要：本申请提供了一种三维存储器。三维存储器包括：衬底、叠层结构、沟道结构以及栅线间隙结构。叠层结构设置于衬底上，沟道结构贯穿叠层结构并延伸至衬底中。栅线间隙结构贯穿叠层结构，并包括在平行于衬底的第一方向上间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中第一栅线间隙结构在第一方向的尺寸小于第二栅线间隙结构在第一方向的尺寸。
三维存储器及其制备方法

[发明专利]一种分栅快闪存储器的制备方法-CN202211064569.5在审
发明人：汤志林;梁海林;付永琴;王卉;曹子贵 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2022-08-31 - 公布日： 2022-11-29 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供了一种分栅快闪存储器的制备方法，包括：提供衬底，在衬底上形成两个对称设置的浮栅层及位于两个浮栅层之间的源线层；在浮栅层外侧的衬底上依次形成第一氧化层及字线材料层，字线材料层覆盖第一氧化层；除去部分字线材料层，剩余的字线材料层构成字线层，第一氧化层未被字线层覆盖的部分构成阻挡层，第一氧化层被字线层覆盖的部分构成遂穿氧化层；采用湿法刻蚀工艺减薄所述阻挡层的至少部分厚度，以减小侧向侵蚀在阻挡层内形成的缺口，进而有效减少阻挡层内的缺口对介质层及插塞的不良影响，避免所述缺口导致的插塞填充不良甚至丢失，提高所述分栅快闪存储器的良率。
一种分栅快闪存制备方法

[发明专利]闪存器件及其制作方法-CN202210966451.5在审
发明人：杜怡行;王壮壮;王虎;姚春 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-12 - 公布日： 2022-11-29 - 主分类号： H01L27/11521 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种闪存器件及其制作方法。所述方法包括：提供半导体基底层；在半导体基底层上依次生长形成隧穿氧化层、浮栅多晶硅层和氮化硅层；定义出浅沟槽隔离结构图案，基于浅沟槽隔离结构图案依次刻蚀的氮化硅层、浮栅多晶硅层、隧穿氧化层和半导体基底层，形成浅沟槽；通过酸洗液回推浅沟槽侧壁位置处的氮化硅层的侧边，使得浅沟槽侧壁位置处浮栅多晶硅层的侧边顶角外露；氧化消耗浅沟槽侧壁形成线形氧化物，覆盖在氮化硅层侧边的线形氧化物厚度小于覆盖在浮栅多晶硅层侧边的线形氧化物厚度，使得剩余的氮化硅层的侧边与剩余的浮栅多晶硅层的侧边处于同一坡面。
闪存器件及其制作方法