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[发明专利]包括高压晶体管的集成电路和对应制造方法-CN202310243409.5在审
发明人： F·塔耶;L·维尔特;M-P·杜米特雷斯库;R·西莫拉 -专利权人：意法半导体(鲁塞)公司
申请日： 2023-03-14 - 公布日： 2023-09-19 - 主分类号： H01L29/40 文献下载
摘要：集成电路包括至少一个晶体管，该至少一个晶体管包括分开的栅极结构和场板，分开的栅极结构和场板被布置在半导体衬底的正面上；以及半导体衬底中的掺杂导电区域，该掺杂导电区域与栅极结构的边缘垂直并且与场板的边缘垂直定位。
包括高压晶体管集成电路对应制造方法

[发明专利]并联MOS晶体管-CN201810928981.4有效
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-08-15 - 公布日： 2023-08-25 - 主分类号： H01L27/088 文献下载
摘要：本公开的实施例涉及并联MOS晶体管。提供一种电子芯片，其包括彼此并联电耦合的多个第一晶体管。多个第一隔离沟槽被包括在电子芯片中，并且第一晶体管通过第一隔离沟槽彼此分开。每个第一隔离沟槽具有深度和最大宽度，并且深度取决于最大宽度或者是最大宽度的函数。
并联 mos 晶体管

[发明专利]具有存储器尺寸的非易失性存储器设备-CN201910460332.0有效
发明人： F·塔耶;M·巴蒂斯塔 -专利权人：意法半导体(鲁塞)公司
申请日： 2016-02-25 - 公布日： 2023-05-23 - 主分类号： G11C5/06 文献下载
摘要：一种具有存储器尺寸的非易失性存储器设备，包括输入/输出接口、被耦合到输入/输出接口的SPI类型的总线以及被连接到SPI类型的总线的多个个体非易失性存储器设备。每个个体存储器设备的芯片选择输入全部被连接到SPI总线的同一个芯片选择线路。个体存储器设备还被配置并且可以控制为从输入/输出接口来看表现为单个非易失性存储器设备，该存储器设备的总存储器空间具有等于个体设备的个体存储器容量的总和的总存储器容量。
具有存储器尺寸非易失性存储器设备

[发明专利]用于电磁应答器的电压和功率限制器-CN201910066962.X有效
发明人： M·巴蒂斯塔;G·巴斯;F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-04-27 - 公布日： 2023-02-03 - 主分类号： G06K7/10 文献下载
摘要：本公开涉及用于电磁应答器的电压和功率限制器。提供一种电磁应答器，其包括：谐振电路；具有跨谐振电路连接的输入端子并且具有提供电子电路供电电压的整流输出端子的整流桥；以及用于限制跨谐振电路的电压的器件，所述器件连接在整流桥的输入端子之间。
用于电磁应答器电压功率限制器

[发明专利]与双线总线相关的时间条件的检测-CN202211414548.1在审
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-09-28 - 公布日： 2023-01-31 - 主分类号： G06F13/42 文献下载
摘要：本公开涉及与双线总线相关的时间条件的检测。测量表示总线上的同步信号的低状态的持续时间的值，并且然后将其与阈值进行比较。阈值存储在存储器中，并且所测量的值在第一比较中表示同步信号的低状态的最长持续时间。
双线总线相关时间条件检测

[实用新型]集成电路和半导体设备-CN202221109518.5有效
发明人： F·塔耶;R·西莫拉;P·波伊文 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-05-10 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开的实施例涉及集成电路和半导体设备。电可擦除且可编程类型的非易失性存储器的集成电路包括存储器单元，每个存储器单元具有：状态晶体管，包括栅极结构，该栅极结构包括布置在半导体阱的面上的控制栅极和浮置栅极；以及在半导体阱中的源极区域和漏极区域。漏极区域包括被定位成绝大部分在栅极结构下方的第一电容注入区域和被定位成绝大部分在栅极结构外部的轻掺杂区域。源极区域包括被定位成绝大部分在栅极结构外部的第二电容注入区域，源极区域不包括轻掺杂区域。
集成电路半导体设备

[发明专利]与双线总线相关的时间条件的检测-CN201811142366.7有效
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2018-09-28 - 公布日： 2022-11-15 - 主分类号： G06F13/42 文献下载
摘要：本公开涉及与双线总线相关的时间条件的检测。测量表示总线上的同步信号的低状态的持续时间的值，并且然后将其与阈值进行比较。阈值存储在存储器中，并且所测量的值在第一比较中表示同步信号的低状态的最长持续时间。
双线总线相关时间条件检测

[发明专利]包括EEPROM型非易失性存储器的集成电路以及对应制造方法-CN202210505013.9在审
发明人： F·塔耶;R·西莫拉;P·波伊文 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-05-10 - 公布日： 2022-11-11 - 主分类号： H01L27/11521 文献下载
摘要：本公开的实施例涉及包括EEPROM型非易失性存储器的集成电路以及对应制造方法。电可擦除且可编程类型的非易失性存储器的集成电路包括存储器单元，每个存储器单元具有：状态晶体管，包括栅极结构，该栅极结构包括布置在半导体阱的面上的控制栅极和浮置栅极；以及在半导体阱中的源极区域和漏极区域。漏极区域包括被定位成绝大部分在栅极结构下方的第一电容注入区域和被定位成绝大部分在栅极结构外部的轻掺杂区域。源极区域包括被定位成绝大部分在栅极结构外部的第二电容注入区域，源极区域不包括轻掺杂区域。
包括 eeprom 非易失性存储器集成电路以及对应制造方法

[实用新型]电子设备和集成电路-CN202120321167.3有效
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-02-04 - 公布日： 2022-09-23 - 主分类号： H02M7/219 文献下载
摘要：实施例公开了电子设备和集成电路。电子设备包括整流桥，整流桥包括：第一分支，连接在整流桥的第一和第二输入节点间；及第二分支，包括串联连接在第一和第二输入节点间的第一和第二金属氧化物半导体晶体管，第一和第二金属氧化物半导体晶体管的源极耦合到整流桥的第四输出节点；第一电阻器，连接在第一金属氧化物半导体晶体管的栅极和第二输入节点之间；第二电阻器，连接在第二金属氧化物半导体晶体管的栅极和第一输入节点之间；与金属氧化物半导体晶体管相关的电路包括：第一端子，连接到金属氧化物半导体晶体管的漏极；第二端子，连接到金属氧化物半导体晶体管的栅极，当电路的第一端子与另一电路的第一端子间电压绝对值大于或等于电路阈值的绝对值且电压具有与阈值相同的符号时，电耦合电路的第一和第二端子。本公开的电子设备和集成电路能防止过电压的影响。
电子设备集成电路

[发明专利]I2C总线上的通信-CN202210175239.7在审
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-02-25 - 公布日： 2022-09-13 - 主分类号： G06F13/42 文献下载
摘要：本公开的实施例涉及I2C总线上的通信。本说明书涉及在通过I2C总线的通信上由第二设备将第一地址归属于第一设备，其中第二设备通过I2C总线发送第一地址，并且如果第二设备没有接收到确认数据，则第一设备记录第一地址。
i2c 线上通信

[实用新型]静电放电保护器件以及电子电路-CN202220234104.9有效
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-01-28 - 公布日： 2022-08-19 - 主分类号： H01L23/60 文献下载
摘要：本公开的实施例涉及静电放电保护器件以及电子电路。一种静电放电保护器件，其特征在于，包括：第一限幅电路，耦合在第一节点和第二节点之间；第二有源限幅电路，包括金属氧化物半导体场效应晶体管；以及第一电阻器，与第二有源限幅电路串联耦合，其中第二有源限幅电路和第一电阻器耦合在第一节点和第二节点之间。利用本公开的实施例有利地形成能够承受显著电流峰值同时具有低限幅阈值的ESD保护器件。
静电放电保护器件以及电子电路

[发明专利]静电放电保护器件-CN202210104318.9在审
发明人： F·塔耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2022-01-28 - 公布日： 2022-08-16 - 主分类号： H01L23/60 文献下载
摘要：本公开的实施例涉及静电放电保护器件。本说明书涉及一种静电放电保护设备，包括耦合在第一节点和第二节点之间的第一限幅电路和与第一电阻器串联耦合的第二有源限幅电路，第二限幅电路和第一电阻器耦合在第一和第二节点之间，第二限幅电路包括具有金属氧化物半导体结构的场效应晶体管。
静电放电保护器件

[实用新型]集成电路-CN202122510757.3有效
发明人： C·里韦罗;P·波伊文;F·塔耶;R·西莫拉 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-10-19 - 公布日： 2022-05-10 - 主分类号： H01L27/11517 文献下载
摘要：本公开的各实施例涉及集成电路。该集成电路包括非易失性存储器单元。一种用于非易失性存储器单元的存储器晶体管包括被植入半导体衬底中的源极区和漏极区。源极区与漏极区隔开。用于存储器晶体管的双栅极区在源极区与漏极区之间的半导体衬底中至少部分地在深度上延伸，并且还延伸超出该源极区和该漏极区。存储器单元还包括具有栅极区的选择晶体管，该栅极区在用于存储器晶体管的双栅极区上方部分延伸。在存储器晶体管的双栅极区上方延伸的选择晶体管的栅极区的部分具有足够大的表面以接收接触区，因此可以减少选择晶体管的栅极区在半导体衬底上方延伸的部分，以减小存储器单元的占用表面积。
集成电路

[发明专利]非易失性存储器-CN202111213892.X在审
发明人： C·里韦罗;P·波伊文;F·塔耶;R·西莫拉 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-10-19 - 公布日： 2022-05-06 - 主分类号： H01L27/11517 文献下载
摘要：本公开的各实施例涉及非易失性存储器。一种用于非易失性存储器单元的存储器晶体管包括被植入半导体衬底中的源极区和漏极区。源极区与漏极区隔开。用于存储器晶体管的双栅极区在源极区与漏极区之间的半导体衬底中至少部分地在深度上延伸，并且还延伸超出该源极区和该漏极区。存储器单元还包括具有栅极区的选择晶体管，该栅极区在用于存储器晶体管的双栅极区上方部分延伸。
非易失性存储器

[发明专利]将数据写入非接触应答器的存储器中的方法和应答器设备-CN202110230914.7在审
发明人： F·塔耶;B·布罗希耶;S·菲德里斯 -专利权人：意法半导体(鲁塞)公司
申请日： 2021-03-02 - 公布日： 2021-09-03 - 主分类号： G06K7/10 文献下载
摘要：本公开涉及将数据写入非接触应答器的存储器中的方法和应答器设备。非接触式应答器包括具有存储器点的非易失性静态随机存取存储器。每个存储器点由易失性存储器单元和非易失性存储器单元形成。协议处理电路接收数据并将接收到的数据储存在存储器的易失性存储器单元中。在对数据的接收和储存结束时，写处理电路被配置为：在单个写周期中，将来自易失性存储器单元的数据记录到各个存储器点的非易失性存储器单元。
数据写入接触应答器存储器中的方法设备

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