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[发明专利]包含非自对准水平和垂直控制栅极的存储器单元-CN201810150720.4有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2022-12-02 - 主分类号： H01L27/11521 文献下载
摘要：本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
包含对准水平垂直控制栅极存储器单元

[发明专利]紧凑型非易失性存储器设备-CN201710150665.4有效
发明人： J·德拉洛 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-03-14 - 公布日： 2021-06-15 - 主分类号： H01L27/11529 文献下载
摘要：本公开涉及一种紧凑型非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括：选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。
紧凑型非易失性存储器设备

[发明专利]存储器单元、电路以及制造存储器单元的方法-CN201410598228.5有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2018-03-09 - 主分类号： H01L27/11524 文献下载
摘要：本公开涉及一种包含非自对准水平和垂直控制栅极的存储器单元，其包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
包含对准水平垂直控制栅极存储器单元

[实用新型]非易失性存储器设备-CN201720248226.2有效
发明人： J·德拉洛 -专利权人：意法半导体(鲁塞)公司
申请日： 2017-03-14 - 公布日： 2017-11-24 - 主分类号： H01L27/11529 文献下载
摘要：本公开涉及一种非易失性存储器设备，该非易失性存储器设备包括至少一个存储器单元(CEL)，该至少一个存储器单元包括选择晶体管(TRS)，该选择晶体管包括嵌入在半导体衬底区域(SB1，SB2)中的绝缘选择栅极(SG)；半导体源极区域(S)，该半导体源极区域与该嵌入式绝缘选择栅极的下部(31)接触；状态晶体管(TR)，该状态晶体管包括具有嵌入在该衬底区域中在该嵌入式绝缘选择栅极的上部(30)上方的至少一个绝缘部分(10)的浮栅(FG)、半导体漏极区域(D1，D2)、以及与该浮栅绝缘并且部分地位于该浮栅上方的控制栅极(CG)，该源极区域(S)、该漏极区域(D1，D2)和该衬底区域(SB1，SB2)以及该控制栅极(CG)是单独可极化的。
非易失性存储器设备

[发明专利]制造占地面积减少的高压晶体管的方法和对应集成电路-CN201610099471.1在审
发明人： J·德拉洛;C·里韦罗 -专利权人：意法半导体(鲁塞)公司
申请日： 2016-02-23 - 公布日： 2017-02-15 - 主分类号： H01L29/78 文献下载
摘要：本发明的实施例涉及制造具有减少的面积的高压晶体管的方法和对应集成电路。一种集成MOS晶体管在基板中形成。晶体管包括掩埋在基板的沟槽中的栅极区。栅极区由覆盖沟槽的内壁的介电区围绕。源极区和漏极区位于在沟槽的相对侧的基板中。介电区包括至少部分地位于栅极区的上部与源极区和漏极区之间的上介电区域。介电区还包括比上介电区域更薄并且位于栅极区的下部和基板之间的下介电区域。
制造占地面积减少高压晶体管方法对应集成电路

[实用新型]集成电路-CN201620136399.0有效
发明人： J·德拉洛;C·里韦罗 -专利权人：意法半导体(鲁塞)公司
申请日： 2016-02-23 - 公布日： 2016-07-27 - 主分类号： H01L29/78 文献下载
摘要：本实用新型的实施例涉及集成电路。一种集成MOS晶体管在基板中形成。晶体管包括掩埋在基板的沟槽中的栅极区。栅极区由覆盖沟槽的内壁的介电区围绕。源极区和漏极区位于在沟槽的相对侧的基板中。介电区包括至少部分地位于栅极区的上部与源极区和漏极区之间的上介电区域。介电区还包括比上介电区域更薄并且位于栅极区的下部和基板之间的下介电区域。
集成电路

[实用新型]集成电路存储器-CN201420638857.1有效
发明人： F·拉罗萨;S·尼埃尔;A·雷尼耶;J·德拉洛 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2015-05-13 - 主分类号： G11C16/02 文献下载
摘要：本实用新型涉及一种集成电路存储器，包括至少一个字线(WL_i)，包括分裂栅极存储器单元(C_i_，_j)的行，每一个包括包含选择栅极(SG)的选择晶体管分区、以及包含浮置栅极(FG)和控制栅极(CG)的浮置栅极晶体管分区。根据本实用新型，存储器包括由字线的存储器单元共用的源极平面(SP)，以收集在它们编程期间流过存储器单元的编程电流(Ip)，以及存储器单元的选择晶体管分区连接至源极平面(SP)。配置编程电流控制电流(Ip)以通过作用于施加至选择线(SL)的选择电压(VS)而控制流过存储器单元的编程电流(Ip)。
集成电路存储器

[实用新型]存储器单元及电路-CN201420638559.2有效
发明人： F·拉罗萨;S·尼埃尔;J·德拉洛;A·雷尼耶 -专利权人：意法半导体(鲁塞)公司
申请日： 2014-10-30 - 公布日： 2015-04-15 - 主分类号： H01L27/115 文献下载
摘要：本公开涉及一种存储器单元及电路，该存储器单元包括在被制作于衬底中的沟槽中延伸的垂直选择栅极、在衬底上方延伸的浮置栅极、以及在浮置栅极上方延伸的水平控制栅极，其中浮置栅极还在垂直选择栅极的一部分上方延伸非零重叠距离。主要应用于制作可由热电子注入编程的分栅式存储器单元。
存储器单元电路