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[实用新型]一种用于增量配电网的安全生产管理装置-CN202223056115.1有效
发明人：王建彦;万法林;嵇岩;孙中旺;江新天;赵骁冉;潘丽艳;刘涛;丁晓培;徐银龙;杨丹丹;刘春桥;张承烨;班文梦;林泽源 -专利权人：江苏东港能源投资有限公司
申请日： 2022-11-17 - 公布日： 2023-08-15 - 主分类号： H05K7/20 文献下载
摘要：本实用新型涉及配电网技术领域，且公开了一种用于增量配电网的安全生产管理装置，包括壳体，所述壳体正面为开口设置，所述壳体内壁铰接有门板，所述壳体内壁固定连接有栅板，所述栅板上端面固定连接有控制主体，壳体右侧设置有冷却机构，冷却机构右侧设置有除尘机构，冷却机构包括风冷部和水冷部。该用于增量配电网的安全生产管理装置，通过设置水箱、盖板、滑板一、水泵和钢管，使水箱内部水体不停的循环，即节约了水资源，又提升了装置的散热效率，提升了装置的可靠性；通过设置滤网一、往复螺杆、滑杆二、毛刷、锥齿轮二和锥齿轮一，使粉尘被滤网一拦在回型板外侧的同时，又能防止灰尘堵塞滤网一，提升了装置的可靠性。
一种用于增量配电网安全生产管理装置

[发明专利]半导体器件及其形成方法-CN202310287132.6在审
发明人：张中;孙中旺;周文犀;夏志良;张帜 -专利权人：长江存储科技有限责任公司
申请日： 2019-12-24 - 公布日： 2023-08-04 - 主分类号： H10B43/35 文献下载
摘要：本公开涉及一种半导体器件及其形成方法。根据本公开的实施例，提供了一种半导体器件，其可以包括由在衬底之上交替地堆叠的字线层和绝缘层来形成的堆叠体。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。
半导体器件及其形成方法

[发明专利]增量配电网防外破定值优化系统-CN202211457984.7有效
发明人：闫红民;于富忠;孙杰;刘冲;侯佳伟;嵇岩;孙中旺;丁晓培;肖帅宇;刘震兴;周政东 -专利权人：江苏东港能源投资有限公司
申请日： 2022-11-17 - 公布日： 2023-06-30 - 主分类号： G06Q10/0635 文献下载
摘要：本发明公开了增量配电网防外破定值优化系统，涉及配电网领域，为了解决外破时定值保护的问题。本增量配电网防外破定值优化系统，包括参数数据采集系统、采集数据分析系统、异常数据分析系统、异常数据计算系统和数据运行特征处理系统，电力数据中最小的短路阻抗值，发生短路后产生的短路电流最大，一般用来校验电气设备的稳定性，小方式决策模块中，电力数据中最大的短路阻抗值，发生短路后产生的短路电流最小。对第一异常数据和第二异常数据进行标注作为最终的有效异常数据，保证最终得到的有效异常数据的清晰明确和准确性，及时对设备的位置进行调取，当调取到异常位置时可以根据需求进行警报，可以有效的对异常位置的设备进行保护。
增量配电网防外破定值优化系统

[发明专利]一种增量配电网智能管控一体化平台-CN202211296714.2有效
发明人：王建彦;嵇岩;李丹丹;江新天;苗泰;刘春桥;周风雷;丁晓培;孙中旺;潘丽艳;王兴娟 -专利权人：江苏东港能源投资有限公司
申请日： 2022-10-21 - 公布日： 2023-06-13 - 主分类号： H02J13/00 文献下载
摘要：本发明公开了一种增量配电网智能管控一体化平台，涉及配电网管控平台技术领域。为了解决增量配电网远景的监控、辅助系统将呈现多而分散的状态，如不进行集中接入，一来占用设备空间、二来监控内容纷杂，不利于值班监盘、故障快速定位的问题，一种增量配电网智能管控一体化平台，包括终端监测系统、一体化监测平台和调控中心；通过多个子系统构成终端监测系统，一体化监测平台整合子系统，采用智辅及新能源系统作为各系统蓝本，建立集中统一的防外破在线监测平台，将多系统进行集中接入，实现故障发生时系统联动，缩短故障定位时间；优化现有在线监测系统图像识别精度，减少误报错报，避免漏报造成损失。
一种增量配电网智能一体化平台

[发明专利]一种3D NAND存储器及其制造方法-CN202110383312.5有效
发明人： 孙中旺;夏志良;王迪;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2020-04-30 - 公布日： 2023-05-12 - 主分类号： H10B43/35 文献下载
摘要：本发明提供一种3D NAND存储器及其制造方法，该方法在衬底上形成包括底部牺牲层及形成在底部牺牲层上方的交替层叠的牺牲层和绝缘层的堆叠结构，将底部牺牲层替换为源极层，并对所述源极层进行氧化处理，在源极层的表面形成第一隔离层，实现背部选择栅氧化物的功能。该方法有利于控制第一隔离层的厚度，提高第一隔离层的均匀性，从而有利于源极层的均匀反型，在存储器的读写操作中保证电子的沟道。解决了由于背部选择栅氧化物层的厚度问题带来的源极层的厚度及均匀性问题，可以实现P型阱的连续和擦除过程中空穴的补给。源极层同时在堆叠方向上形成在沟道结构中，增加了源极层与沟道层的接触面积，增强源极层与沟道层的电性连接。
一种 nand 存储器及其制造方法

[发明专利]三维NAND存储器件及其形成方法-CN201980003947.9有效
发明人：张中;孙中旺;周文犀;夏志良;张帜 -专利权人：长江存储科技有限责任公司
申请日： 2019-12-24 - 公布日： 2023-04-18 - 主分类号： H10B41/35 文献下载
摘要：提供了一种半导体器件，其可以包括由在衬底之上交替地堆叠的字线层和绝缘层来形成的堆叠体。第一块的第一阶梯可以形成于堆叠体中并且在第一块的第一阵列区之间延伸。第二块的第二阶梯可以形成于堆叠体中并且在第二块的第二阵列区之间延伸。半导体器件可以进一步具有形成于堆叠体中在第一阶梯和第二阶梯之间的连接区。
三维 nand 存储器件及其形成方法

[发明专利]半导体结构、三维存储器及制备方法-CN202211457101.2在审
发明人： 孙中旺;苏睿;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2023-03-14 - 主分类号： H10B41/27 文献下载
摘要：本发明提供一种半导体结构、三维存储器及各自的制备方法，半导体结构的制备方法包括：提供半导体衬底，于半导体衬底上形成叠层结构，叠层结构包括沿X方向划分的存储区及连接区，连接区至少包括第一连接分区及第二连接分区，对第一连接分区的叠层结构进行预设层级数的预设刻蚀，再对第一连接分区剩余的叠层结构进行同步刻蚀，对第二连接分区的叠层结构进行同步刻蚀，得到待形成台阶。本法发明采用预设刻蚀(chop)以及同步刻蚀(trim and etch)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合X方向及Y方向的刻蚀实现了需要台阶的制备，切断了Y方向上阶梯的连续性，改善了材料的应力和膨胀，提高了器件的稳定性。
半导体结构三维存储器制备方法

[发明专利]一种3D存储器及其制造方法-CN202010036411.1有效
发明人：张坤;苏睿;孙中旺;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-14 - 公布日： 2023-02-03 - 主分类号： H10B43/35 文献下载
摘要：本发明提供一种3D存储器及其制造方法，该制造方法在层叠结构中形成栅线缝隙之后，去除层叠结构中的牺牲层之前，对栅线缝隙底部的半导体牺牲层，例如多晶硅层进行掺杂，形成间隔排列的掺杂区和非掺杂区，并且非掺杂区的蚀刻速率大于掺杂区的蚀刻速率。这样在去除牺牲多晶硅层时，掺杂的多晶硅被保留，形成半导体支撑结构，与沟道孔中心部分的沟道层多晶硅及电隔离材料共同支撑层叠结构，使得层叠结构更加稳定不易发生崩塌等问题。由此提高后期器件的成品率及良率。
一种存储器及其制造方法

[发明专利]三维存储器及三维存储器制造方法-CN202010209346.8有效
发明人：张坤;孙中旺;吴林春;刘磊;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-23 - 公布日： 2022-12-02 - 主分类号： H01L27/1157 文献下载
摘要：本发明提供一种三维存储器及三维存储器制造方法，该三维存储器包括基底以及设置于基底上的堆栈结构及外部结构；外部结构连接在堆栈结构的外围边缘，且外部结构设置有贯穿外部结构的导电触点；堆栈结构中设置有贯穿堆栈结构的沟道结构；基底背离堆栈结构的一侧设置有平行基底延伸的导电体，导电体的一端具有贯穿基底的第一导电部，第一导电部与导电触点电连接；导电体的另一端具有第二导电部，第二导电部嵌入与堆栈结构相对应的基底中，并与沟道结构电连接，从而可以取消相关技术中堆栈结构中的公共源极触点，避免了形成耦合电容的问题，提高三维存储器的读取及擦除速率。
三维存储器制造方法

[发明专利]半导体结构、三维存储器及制备方法-CN202010000511.9有效
发明人： 孙中旺;苏睿;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11524 文献下载
摘要：本发明提供一种半导体结构、三维存储器及各自的制备方法，半导体结构的制备方法包括：提供半导体衬底，于半导体衬底上形成叠层结构，叠层结构包括沿X方向划分的存储区及连接区，连接区至少包括第一连接分区及第二连接分区，对第一连接分区的叠层结构进行预设层级数的预设刻蚀，再对第一连接分区剩余的叠层结构进行同步刻蚀，对第二连接分区的叠层结构进行同步刻蚀，得到待形成台阶。本法发明采用预设刻蚀(chop)以及同步刻蚀(trim and etch)相结合的工艺，降低了器件制备的工艺难度减少了掩膜版数量，结合X方向及Y方向的刻蚀实现了需要台阶的制备，切断了Y方向上阶梯的连续性，改善了材料的应力和膨胀，提高了器件的稳定性。
半导体结构三维存储器制备方法

[发明专利]3D存储器件及其制造方法-CN202010002017.6有效
发明人：苏睿;孙中旺;王迪;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-11-29 - 主分类号： H01L27/11524 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上方形成第一叠层结构；形成穿过第一叠层结构的第一沟道孔；形成覆盖第一沟道孔的内表面的第一替换层；在第一叠层结构上形成第二叠层结构；形成穿过第二叠层结构的第二沟道孔，第二沟道孔与第一沟道孔连通，第一沟道孔的顶端至少有部分在径向上突出于第二沟道孔的底端；形成覆盖第二沟道孔的内表面的第二替换层；以及同步将第一替换层与第二替换层分别转化为第一阻挡氧化层与第二阻挡氧化层，其中，第一阻挡氧化层与第二阻挡氧化层一体成型，从而消除了3D存储器件上下沟道的编程/擦除(PGM/ERS)速度差。
存储器件及其制造方法

[发明专利]三维存储器设备的局部触点及用于形成其的方法-CN202110749488.8有效
发明人：吴建中;张坤;赵婷婷;苏睿;孙中旺;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-20 - 公布日： 2022-11-04 - 主分类号： H01L27/115 文献下载
摘要：公开了3D存储器设备和用于形成其的方法的实施方式。在一示例中，3D存储器设备包括衬底、存储器堆叠、沟道结构、沟道局部触点和狭缝结构。存储器堆叠包括在衬底之上的交错的导电层和电介质层。沟道结构垂直地延伸穿过存储器堆叠。沟道局部触点在沟道结构之上并与沟道结构接触。狭缝结构垂直地延伸穿过存储器堆叠。狭缝结构包括触点，其包括第一接触部分和在第一接触部分之上并具有第一接触部分的不同材料的第二接触部分。狭缝结构的第二接触部分的上端与沟道局部触点的上端齐平。
三维存储器设备局部触点用于形成方法

[发明专利]三维存储器、制备方法及电子设备-CN202010000493.4有效
发明人：刘磊;王启光;孙中旺;苏睿;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-10-28 - 主分类号： H01L27/11524 文献下载
摘要：本发明提供一种三维存储器、制备方法及电子设备，三维存储器包括栅叠层结构、共源极、顶部选择栅切线及沟道，通过将顶部选择栅切线自栅叠层结构的上表面向内延伸，并在相邻的共源极之间形成至少2个顶部选择栅切线，且交错排布，在相邻的顶部选择栅切线中，位于上方的顶部选择栅切线与位于下方的顶部选择栅切线与同一绝缘层接触，以在横向上，使得相邻的栅缝隙间仅具有1个顶部选择栅切线，从而可基于栅缝隙有效去除牺牲层，制备高集成度、高存储容量的三维存储器。
三维存储器制备方法电子设备

[发明专利]垂直存储器件-CN202210588393.7在审
发明人：王迪;苏睿;孙中旺;夏志良;周文犀 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-28 - 公布日： 2022-09-23 - 主分类号： H01L27/11524 文献下载
摘要：本公开内容的各方面提供了一种半导体器件。该半导体器件包括第一层堆叠和第二层堆叠，其中第一层堆叠包括源极连接层，第二层堆叠包括栅极层和绝缘层。在第一层堆叠上交替地堆叠栅极层和绝缘层。此外，该半导体器件还包括：在第一层堆叠和第二层堆叠中沿着第一方向形成的沟道结构以及栅极线切割结构，其中该栅极线切割结构具有切穿第一层堆叠和第二层堆叠的沟槽。该沟槽至少填充有绝缘层。该半导体器件包括具有第一部分的支撑结构，该第一部分设置在栅极线切割结构的一侧，从栅极线切割结构的该侧进行延伸并且在第二层堆叠之下。
垂直存储器件

[发明专利]三维存储器件及其形成方法-CN201980003923.3有效
发明人： 孙中旺;张中;周文犀;夏志良 -专利权人：长江存储科技有限责任公司
申请日： 2019-12-24 - 公布日： 2022-07-08 - 主分类号： H01L27/11582 文献下载
摘要：提供了一种半导体器件。所述半导体器件包括衬底、在衬底之上交替堆叠的字线层和绝缘层的堆叠层，以及形成于堆叠层的第一阵列区和第二阵列区中的沟道结构。第一阵列区和第二阵列区位于堆叠层的相反侧处。第一阶梯形成于衬底之上的堆叠层的连接区中，其中，所述连接区布置在第一阵列区与第二阵列区之间。第二阶梯形成于衬底之上的堆叠层的连接区中，并且堆叠层内的所述连接区包括处于第一阶梯与第二阶梯之间的隔离区。
三维存储器件及其形成方法

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