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[发明专利]半导体结构的形成方法、半导体结构及存储器-CN202210828531.4在审
发明人：张春雷 -专利权人：长鑫存储技术有限公司
申请日： 2022-07-13 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本发明涉及半导体技术领域，公开了一种半导体结构的形成方法、半导体结构及存储器。该半导体结构的形成方法包括：提供一衬底；在所述衬底上形成互连层；在所述互连层上形成第一钝化层，所述第一钝化层具有氢键；至少对所述第一钝化层的表面进行钝化处理，去除至少部分所述氢键，形成第二钝化层。该形成方法通过对制备形成的第一钝化层进行钝化处理，可以至少去除第一钝化层表面的部分氢键，形成第二钝化层。需要说明的是，该第二钝化层内含有较少的氢键，可以有效防止水汽进入，从而可以对互连层形成有效保护，增强器件的可靠性。
半导体结构形成方法存储器

[发明专利]三维半导体结构及其制作方法-CN202210842918.5在审
发明人：肖剑锋 -专利权人：长鑫存储技术有限公司
申请日： 2022-07-18 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本公开提供一种三维半导体结构及其制作方法，三维半导体结构包括：衬底；堆叠结构，位于衬底上，包括沿衬底的厚度方向堆叠的多个存储单元阵列，每个存储单元阵列包括沿衬底的平面方向阵列排布的多个晶体管和多个连接垫；其中，晶体管包括沿衬底的平面方向延伸的半导体层，半导体层沿其长度方向依次设置有源极区、沟道区和漏极区；连接垫设置于半导体层的宽度方向的侧方并与半导体层连接，连接垫与沟道区电连接，且连接垫与衬底电连接。本公开提供的三维半导体结构，能够解决晶体管的浮体效应，提升三维半导体结构的性能。
三维半导体结构及其制作方法

[发明专利]半导体结构及其制备方法-CN202210647184.5在审
发明人：匡定东;刘宇恒;王梓杰 -专利权人：长鑫存储技术有限公司
申请日： 2022-06-09 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本发明涉及一种半导体结构及其制备方法，包括：衬底，所述衬底具有彼此间隔的多个电容接触区、以及相邻所述电容接触区之间的非接触区；牺牲层，位于所述非接触区内，所述牺牲层的掺杂浓度沿远离所述衬底的方向线性减小，以使所述牺牲层的刻蚀速率沿远离所述衬底的方向线性降低；支撑层，位于所述牺牲层上；多个接触孔，位于对应的电容接触区内，且贯穿所述牺牲层和所述支撑层。本发明可以改善接触孔的均匀性。
半导体结构及其制备方法

[发明专利]半导体结构的制备方法及半导体结构-CN202110271098.4在审
发明人：平尔萱;白杰;黄娟娟 -专利权人：长鑫存储技术有限公司
申请日： 2021-03-12 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本申请提供一种半导体结构的制备方法及半导体结构。该制备方法包括：提供基底；在基底上形成间隔分布的若干位线结构，位线结构包括依次叠设的导电结构、导电阻挡块和绝缘结构，其中，导电阻挡块的宽度小于导电结构的宽度；形成与位线结构的侧壁接触的气隙。上述半导体结构的制备方法，可进一步的降低位线电阻；同时，还有利于减小位线结构与后续导电插塞间的寄生电容，从而进一步提升半导体结构的电性性能。
半导体结构制备方法

[发明专利]半导体结构及其制作方法-CN202110271556.4在审
发明人：裴俊植;高建峰;刘卫兵;杨涛;李俊峰;王文武 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-03-12 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本申请提供一种半导体结构及其制造方法，该半导体结构包括：半导体基底；位于所述半导体基底上的复数条线形功能部；位于所述线形功能部之间的空气隙；其中，所述空气隙由氮化物构成的底壁、侧壁和顶壁共同包围形成，并且所述顶壁具有被金属间介电层封堵的开口。本申请半导体结构中的线形功能部件，其侧壁外除了一层氮化物侧墙外，都有效形成了空气隙，从而能够最大限度降低寄生电容；同时，本申请的空气隙的制备工艺无需通过多重图形化的工艺进行侧墙处理而仅需要沉积一层氮化物后直接在需要形成空气隙的位置通过光刻等工艺进行图形化处理，工艺简单，更便于根据需要形成空气隙。
半导体结构及其制作方法

[发明专利]半导体结构的制备方法及半导体结构-CN202110277455.8在审
发明人：郭帅 -专利权人：长鑫存储技术有限公司
申请日： 2021-03-15 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本发明提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该制备方法包括提供具有沟槽结构的基底；于沟槽结构的两侧分别形成源极区和漏极区；形成氧化层，氧化层包括覆盖沟槽结构的侧壁的第一氧化层和覆盖沟槽结构的底壁的第二氧化层，第二氧化层的厚度小于第一氧化层的厚度；对氧化层进行氮化处理，使第一氧化层中的氮离子的浓度小于第二氧化层中的氮离子的浓度。本发明通过使第一氧化层的厚度大于第二氧化层的厚度，第一氧化层中的氮离子的浓度小于第二氧化层中的氮离子的浓度，使得第一氧化层的介电常数小于第二氧化层的介电常数。这样既可以降低栅诱导漏极泄露电流，也可以提高半导体结构的开启电流灵敏度。
半导体结构制备方法

[发明专利]3D DRAM结构和制造方法-CN202180013738.X在审
发明人：姜昌锡;北岛知彦;妮琴·K·英吉;姜声官 -专利权人：应用材料公司
申请日： 2021-01-27 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：描述了并入桥接的字线的存储器装置。所述存储器装置包括：多个有源区域，所述多个有源区域沿着第一方向、第二方向、和第三方向隔开。多个导电层被布置为使得至少一个导电层沿着所述第三方向与所述有源区域的每一者的至少一侧相邻。导电桥接器沿着所述第二方向延伸以将所述导电层的每一者连接到一个或更多个相邻的导电层。一些实施方式包括集成的蚀刻终止层。也描述了形成堆叠的存储器装置的方法。
dram 结构制造方法

[发明专利]半导体存储器装置及其形成方法-CN202210222572.9在审
发明人：宗高由木;藤本稔泰 -专利权人：美光科技公司
申请日： 2022-03-09 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本公开涉及半导体存储器装置及其形成方法。一种设备包含：半导体衬底；线形沟槽，其在所述半导体衬底中，所述线形沟槽的内壁由绝缘膜覆盖；第一导电部件，其包含第一线形部分和第二线形部分，所述第一线形部分填充所述线形沟槽的下部部分；以及线形第二导电部件和线形第三导电部件，其沿着所述线形沟槽的所述内壁延伸且面向彼此，所述线形第二导电部件和所述线形第三导电部件在其间具有空隙；其中所述第一导电部件的所述第二线形部分从所述第一线形部分的中心部分突出以填充所述空隙。
半导体存储器装置及其形成方法

[发明专利]半导体结构及其制备方法-CN201911029374.5有效
发明人：锺露维 -专利权人：南亚科技股份有限公司
申请日： 2019-10-28 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：本公开提供一种半导体结构及其制备方法。该半导体结构具有一多晶硅层，具有一第一表面与相对该第一表面设置的一第二表面；一基底，配置在该多晶硅层的该第二表面上；一位元线结构，配置在该基底上，并穿透该多晶硅层，且从该多晶硅层的该第一表面突伸；以及一间隙子结构，配置在该位元线结构的多个横向侧壁上，其具有一气隙，该气隙夹置在一第一介电层与一第二介电层之间，其中该第二介电层的一第一部分位在该多晶硅层中，该第二介电层的一第二部分位在该多晶硅层外侧，以及该第二介电层的该第二部分的一厚度，小于该第二介电层的该第一部分的一厚度。
半导体结构及其制备方法

[发明专利]半导体器件的制造方法-CN202010086860.7有效
发明人：安佑松;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-02-11 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：一种半导体器件的制造方法包括：在器件层上设置多层的掩模、抗灰化层、第一和第二伪置层、定义出第一图案组的第一图案结构，及定义出第二图案组的第二图案结构；其中所述第一伪置层的耐灰化性高于所述第二伪置层；通过所述第一和第二图案结构蚀刻所述第二、第一伪置层，从而形成定义出目标图案的目标图案结构，其中所述抗灰化层被部分地暴露；执行灰化工艺以减缩所述目标图案结构，以暴露出凹陷的所述第一伪置层；和执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。
半导体器件制造方法

[发明专利]半导体装置-CN202210492468.1在审
发明人：高韵峯;姜慧如 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-05-07 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：一种半导体装置，包括包含沟槽的绝缘基底、包含沟槽中的栅极电极与垂直通道并且包含沟槽外的绝缘基底中的源极电极的晶体管、沟槽中的栅极电极上的隔离层以及电容器。电容器包括位于沟槽中的隔离层上的沟槽电容器部分，以及包括耦接至沟槽外的晶体管的源极电极的堆叠电容器部分。
半导体装置

[发明专利]半导体结构、存储结构及其制备方法-CN202210681001.1在审
发明人：邵光速;肖德元 -专利权人：长鑫存储技术有限公司
申请日： 2022-06-16 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：本发明涉及一种半导体结构、存储结构及其制备方法。半导体结构包括：衬底，衬底上具有隔离层，隔离层内具有位线结构；位线结构至少部分暴露于隔离层；有源区结构，有源区结构包括有源柱及应力层，有源柱位于位线结构上，应力层包覆有源柱裸露的表面；有源区结构包括第一连接端、第二连接端及位于第一连接端与第二连接端之间的沟道区域，第一连接端与位线结构电连接；字线结构，字线结构包覆于沟道区域外围。通过在有源柱的外围设置有包覆有源柱的应力层，通过引入应力，可以大大增加有源柱的电子迁移率，从而提高半导体结构的性能。
半导体结构存储及其制备方法

[发明专利]半导体结构及半导体结构的制备方法-CN202210629945.4在审
发明人：唐怡 -专利权人：长鑫存储技术有限公司
申请日： 2022-06-06 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：本公开实施例涉及半导体领域，提供一种半导体结构及半导体结构的制备方法，半导体结构包括：基底、沿第一方向延伸的位线；有源结构包括至少两个间隔排布的有源层，每一有源层包括第一源漏区、沟道区、第二源漏区以及支撑区，位线与第一源漏区连接；沿第二方向延伸的字线，字线连接相邻的有源结构且字线环绕所连接的有源结构包括的至少两个沟道区；存储结构，存储结构垂直堆叠在基底上，存储结构与第二源漏区连接，存储结构环绕支撑区。本公开实施例所提供的半导体结构及半导体结构的制备方法至少可以降低器件线宽并提高存储密度。
半导体结构制备方法

[发明专利]半导体结构及其制造方法-CN202210640262.9在审
发明人：郭帅 -专利权人：长鑫存储技术有限公司
申请日： 2022-06-07 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种半导体结构及其制造方法，半导体结构，包括：基底以及位于基底基准面的晶体管结构，沿第一方向上，晶体管结构具有相对的第一端面和第二端面；位线，位于基准面上，位线沿第二方向延伸，且位线与第一端面相接触，第二方向垂直于基准面，第一方向与第二方向相交；电容结构，位于基准面上，电容结构与第二端面相接触。本公开实施例至少有利于构建一种新型的半导体结构，以及有利于提高半导体结构中晶体管结构和电容结构的集成密度。
半导体结构及其制造方法

[发明专利]一种低操作电压半浮栅存储器及其制备方法-CN202010346656.4有效
发明人：朱宝;陈琳;孙清清;张卫 -专利权人：复旦大学;上海集成电路制造创新中心有限公司
申请日： 2020-04-27 - 公布日： 2022-09-16 - 主分类号： H01L27/108 文献下载
摘要：本发明属于集成电路存储器技术领域，具体为一种低操作电压半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型；U型槽，贯穿半浮栅阱区，底部处于半浮栅阱区的下边界；第一栅介质层，覆盖U型槽的表面；第一金属栅覆盖第一栅介质层；第二栅介质层覆盖第一金属栅表面和部分半浮栅阱区表面，第二金属栅覆盖第二栅介质层，且第二栅介质层和第二金属栅在U型槽内部均有覆盖；栅极侧墙，位于第一栅极叠层和第二栅极叠层两侧；源电极和漏电极，位于第一栅极叠层和第二栅极叠层两侧。本发明半浮栅晶体管的开关速度增加，操作电压降低；控制栅对U型槽附近的沟道的控制能力有极大增加。
一种操作电压半浮栅存储器及其制备方法