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[发明专利]突出栅极晶体管及其制造方法-CN202010011094.8有效
发明人：尹炅一;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-01-06 - 公布日： 2023-05-19 - 主分类号： H01L29/423 文献下载
摘要：本发明提供一种突出栅极晶体管，所述突出栅极晶体管包括基板、源极区、汲极区、通道延伸锚、通道层、和栅极结构。所述栅极结构包括栅极绝缘层和栅极导电层。所述通道层形成为从所述基板突出，以延伸所述突出栅极器晶体管的所述通道的所述长度并减轻通道长度的调制。
突出栅极晶体管及其制造方法

[发明专利]半导体结构、DRAM以及半导体结构的制作方法-CN202111035772.5在审
发明人：张铉瑀;许民;吴容哲;李俊杰;周娜;李琳;王佳;杨红 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-09-06 - 公布日： 2023-05-16 - 主分类号： H10B12/00 文献下载
摘要：本发明提供的一种半导体结构、DRAM以及半导体结构的制作方法，涉及半导体技术领域，包括：半导体衬底上设置有由模制氧化层和支撑件交替构成的叠层结构；叠层结构中形成有接触孔，接触孔内形成下电极；牺牲层设置在叠层结构上，且牺牲层由含碳材料形成；硬掩模层设置在牺牲层上。在上述技术方案中，将牺牲层采用含碳的材料形成，这种材料会使牺牲层本身就具备一定的硬度，所以该牺牲层既能够作为牺牲层的功能使用，还能够具备硬掩模层的功能作为硬掩模层而使用，由此就可以降低原硬掩模层的厚度，进而降低整体的厚度，这样，后续电介质膜蒸镀时，电介质膜的散布就会变好，电容器的散布也会得到有效的改善，使半导体元件的性能得到提高。
半导体结构 dram 以及制作方法

[发明专利]半导体存储器、其制作方法及电子设备-CN202010490689.6有效
发明人：全宗植;吴容哲;高建峰;刘卫兵;孔真真 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-06-02 - 公布日： 2023-05-12 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种半导体存储器、其制作方法及一种电子设备。本公开的半导体存储器包括：位线层，具有至少一条位线；有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面的投影在同一条位线上；贴着有源区的侧壁形成的栅堆叠；以及，存储层，位于所述有源层上方并且包括至少两个存储区。该半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
半导体存储器制作方法电子设备

[发明专利]半导体存储器、其制作方法及电子设备-CN202010491572.X有效
发明人：全宗植;吴容哲;杨涛;高建峰;李俊峰;殷华湘 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2020-06-02 - 公布日： 2023-03-24 - 主分类号： H10B12/00 文献下载
摘要：本公开提供一种半导体存储器、其制作方法及一种电子设备。本公开的半导体存储器包括：位线层，具有至少两条位线；有源层，位于所述位线层上方并且包括至少两个有源区，所述两个有源区在位线层所在水平面投影的连线与位线方向倾斜相交形成交点，并且所述两个有源区关于该交点成中心对称；贴着有源区的侧壁形成的栅堆叠；以及，存储层，位于所述有源层上方并且包括至少两个存储区。该半导体存储器通过垂直地将位线所在层和存储区分离到有源区的上/下，使上/下分离的两个层和连接中间有源区的接触不在同一平面上，确保了平面上的工艺裕度，从而可以改善半导体存储器设计层面的限制，提升半导体存储器的性能。
半导体存储器制作方法电子设备

[发明专利]制造半导体器件的方法-CN201911143344.7有效
发明人：金德容;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2019-11-20 - 公布日： 2023-03-17 - 主分类号： H01L21/8238 文献下载
摘要：一种制造半导体器件的方法，包括：接收基板，所述基板具有在其上限定的第一、第二区域以及在它们之间形成的绝缘结构；形成栅极堆叠，所述栅极堆叠横跨所述第一、第二区域延伸，且包括介电层和在其上形成的栅极多晶硅层；形成覆盖所述第二区域的第一阱掩模，其中，所述第一阱掩模限定第一开口，所述第一开口暴露所述第一区域上的所述栅极多晶硅层的一部分；通过所述第一阱掩模的第一开口并穿过所述栅极堆叠，进行第一掺杂工艺，以在所述基板中第一开口下形成第一阱；通过所述第一阱掩模对所述栅极多晶硅层进行第二掺杂工艺，以形成第一栅极导体。
制造半导体器件方法

[发明专利]半导体器件及其制造方法-CN202010099223.3有效
发明人：安佑松;李相惇;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-02-18 - 公布日： 2023-01-06 - 主分类号： H10B12/00 文献下载
摘要：本发明关于一种半导体器件及制造方法。一种半导体器件包括基板，栅极特征，栅极间隔和介电层。所述栅极特征在所述基板上方，并包含栅电极。所述栅极间隔位于所述栅极特征的侧壁上。所述电介质与所述栅极间隔接触，并具有比所述栅电极更大的厚度。本发明还提供一种半导体器件制造方法，该方法包括提供具有一对栅极特征的基板，形成间隔层在所述栅极特征之上，去除所述间隔层的一部分以暴露出所述栅极特征的顶表面，和形成第一介电层在所述间隔层和所述栅极特征的顶表面上，在所述栅极特征之间的第一介电层中形成第一缝。
半导体器件及其制造方法

[发明专利]半导体元器件及其制造方法、电子装置-CN202010166362.3有效
发明人：金德容;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-03-11 - 公布日： 2022-12-02 - 主分类号： H01L21/8242 文献下载
摘要：一种半导体元器件的制造方法，包括：提供一半导体衬底，包括依次设置的阵列区、隔离区以及外围区；在阵列区沉积第一氧化物层；在第一氧化物层、隔离区以及外围区上沉积第一多晶硅层；再沉积第二氧化物层；去除阵列区及隔离区上的第一多晶硅层及第二氧化物层；在阵列区开设线槽以贯穿第一氧化物层；在第一氧化物层、线槽内、隔离区及第二氧化物层上沉积第二多晶硅层；去除线槽内之外的第二多晶硅层及外围区上的第二氧化物层；再沉积金属层；设置掩膜，且金属层对应隔离区的区域从掩膜露出；蚀刻使得金属层形成开口以露出隔离区；在开口内沉积氧化物；以及蚀刻处理露出第一氧化物层，并对应线槽形成位线。本发明还提供一种半导体元器件及电子装置。
半导体元器件及其制造方法电子装置

[发明专利]晶圆缺陷分类方法以及晶圆缺陷分类装置-CN202110255560.1在审
发明人：吴在晚;金德容;吴容哲;曲扬 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-03-09 - 公布日： 2022-09-27 - 主分类号： G06T7/00 文献下载
摘要：本申请属于半导体技术领域，具体涉及一种晶圆缺陷分类方法以及晶圆缺陷分类装置，该晶圆缺陷分类方法包括获取待检测晶圆的缺陷；根据所述缺陷，训练缺陷分类模型；通过所述缺陷分类模型对所述待检测晶圆的缺陷进行分类。根据发明实施例的晶圆缺陷分类方法，将现有技术中的测试工程师的分类工作转变为缺陷分类模型的自动化分类，使得缺陷分类在分类速度和分类准确度上均进行了提升，提高了半导体器件生产线的整体效率，加快了制程；降低了人为主观因素对分类的影响，降低了失误率。能够统一协调不同工序后的缺陷分类工作，避免了不同测试工程师在分类过程中的主观误差错误、相互协作统筹效率低下等问题。
缺陷分类方法以及装置

[发明专利]半导体器件的制造方法-CN202010086860.7有效
发明人：安佑松;吴容哲 -专利权人：夏泰鑫半导体（青岛）有限公司
申请日： 2020-02-11 - 公布日： 2022-09-20 - 主分类号： H01L27/108 文献下载
摘要：一种半导体器件的制造方法包括：在器件层上设置多层的掩模、抗灰化层、第一和第二伪置层、定义出第一图案组的第一图案结构，及定义出第二图案组的第二图案结构；其中所述第一伪置层的耐灰化性高于所述第二伪置层；通过所述第一和第二图案结构蚀刻所述第二、第一伪置层，从而形成定义出目标图案的目标图案结构，其中所述抗灰化层被部分地暴露；执行灰化工艺以减缩所述目标图案结构，以暴露出凹陷的所述第一伪置层；和执行图案转印工艺，通过所述凹陷的第一伪置层而蚀刻所述抗灰化层和所述多层的掩模，从而将所述目标图案转印到所述多层的掩模。
半导体器件制造方法

[发明专利]检测半导体结构中金属孔洞缺陷的方法-CN202110254908.5在审
发明人：吴在晚;金德容;吴容哲;余嘉晗;曲扬 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-03-09 - 公布日： 2022-09-13 - 主分类号： H01L21/66 文献下载
摘要：本发明涉及一种检测半导体结构中金属孔洞缺陷的方法。一种检测半导体结构中金属孔洞缺陷的方法，包括：在半导体结构中形成金属填充物；对所述金属填充物进行第一次亮场检测；对所述金属填充物进行快速热退火处理；对快速热退火处理后的所述金属填充物进行第二次亮场检测；分析所述第一次亮场检测和所述第二次亮场检测的数据，获得所述金属填充物的孔洞缺陷分布。本发明通过增加热退火处理使深处填充的金属中的孔洞转变为易检测的状态，从而提供更准确的检测结果。
检测半导体结构金属孔洞缺陷方法

[发明专利]晶圆缺陷检测设备以及晶圆缺陷检测方法-CN202110247194.5在审
发明人：金德容;吴容哲;曲扬 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-03-05 - 公布日： 2022-09-06 - 主分类号： H01L21/66 文献下载
摘要：本申请属于半导体技术领域，具体涉及一种晶圆缺陷检测设备以及晶圆缺陷检测方法，该晶圆缺陷检测设备包括晶圆承载组件、光源组件、光线接收部和处理器，晶圆承载组件设置成用于承载待检测晶圆，光源组件包括至少两个激光光源，且至少两个激光光源的波长不同，光源组件设置成向待检测晶圆发射入射光线，入射光线经待检测晶圆形成出射光线，光线接收部设置成接收出射光线，处理器与光线接收部电连接，处理器设置成对出射光线进行处理以确定待检测晶圆是否存在缺陷。根据发明实施例的晶圆缺陷检测设备，综合了灯源和激光的优势的晶圆缺陷检测设备，既保证了对晶圆缺陷的全面检测，也保证了对特定种类的缺陷的检测能力。
缺陷检测设备以及方法

[发明专利]晶圆缺陷的检测方法及装置-CN202110189396.9在审
发明人：金德容;吴容哲;余嘉晗 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-02-19 - 公布日： 2022-08-30 - 主分类号： G06T7/00 文献下载
摘要：本申请公开了一种晶圆缺陷的检测方法及装置。该方法包括：扫描晶圆表面，得到所述晶圆表面的灰度图像；查找疑似缺陷像素；计算所述疑似缺陷像素的邻近像素的灰度平均值；所述邻近像素包括位于所述疑似缺陷像素的第一侧的若干像素和位于所述疑似缺陷像素的第二侧的若干像素；根据所述灰度平均值确定所述疑似缺陷像素属于所述明区域还是所述暗区域，得到确定结果；根据所述确定结果以及明区域和暗区域各自的预设灰度差绝对值阈值，确定所述疑似缺陷像素是否为缺陷。本公开提供的方法，避免了疑似缺陷像素的灰度值对灰度值平均值的影响，达到了提高缺陷检测准确率、减少误判的有益效果。
缺陷检测方法装置

[发明专利]半导体结构及其制作方法以及DRAM-CN202110111598.1在审
发明人：张铉瑀;许民;吴容哲;李俊杰;周娜;李琳;王佳 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-01-27 - 公布日： 2022-07-29 - 主分类号： H01L49/02 文献下载
摘要：本发明提供的一种半导体结构及其制作方法以及使用该半导体结构的DRAM，涉及电子技术领域，包括半导体衬底；设置在所述半导体衬底上的多个下电极，多个所述下电极分布为多排结构，且相邻排的所述下电极相互交错排布；至少一层支撑件，所述支撑件具有椭圆形开口。在上述技术方案中，将支撑图案的具体结构设置为椭圆形以后，支撑图案与相邻的多个下电极连接并形成支撑固定时，便能够增加下电极之间的当前路径，有效的提高漏电路径的长度，解决因漏电路径短而发生的漏电问题。
半导体结构及其制作方法以及 dram

[发明专利]柱状电容结构、半导体器件及其制备方法-CN202110113934.6在审
发明人：许民;张铉瑀;吴容哲;杨涛;贺晓彬;李俊杰 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-01-27 - 公布日： 2022-07-29 - 主分类号： H01L49/02 文献下载
摘要：一种柱状电容结构，包括：多个阵列排布的柱状电极，其中，在每个所述柱状电极的外壁上设置有支撑件，所述柱状电极的顶部与位于顶层的所述支撑件中的顶部平齐；多个所述支撑件呈网状或者格子结构；介电层，覆盖于所述柱状电极和支撑件的外表面；上电极层，覆盖于所述介电层上。柱体电极外壁上的支撑件对柱体具有稳固作用，即使电容结构的纵横比很高，也能防止电容结构倾倒，提高了半导体器件的品质，并且工艺成本低，容易实现。
柱状电容结构半导体器件及其制备方法

[发明专利]半导体结构及其制作方法以及DRAM-CN202110113945.4在审
发明人：张铉瑀;许民;吴容哲;李俊杰;周娜;李琳;王佳 -专利权人：中国科学院微电子研究所;真芯（北京）半导体有限责任公司
申请日： 2021-01-27 - 公布日： 2022-07-29 - 主分类号： H01L49/02 文献下载
摘要：本发明提供的一种半导体结构及其制作方法以及DRAM，涉及半导体技术领域，包括半导体衬底；多个下电极，下电极形成在半导体衬底的至少部分区域上；多个下电极分布为多排结构，且相邻排下电极相互交错排布；至少一层支撑件，所述支撑件包括多个支撑开口，每个所述支撑开口均经过可围成六棱形的多个相邻下电极，且该围成六棱形的相邻下电极属于相邻三排。在上述技术方案中，通过将单个支撑开口同时连接相邻近的更多数量下电极，此时便需要支撑开口具备相当的面积，即便整体半导体结构进行缩小化处理，下电极和相应的支撑开口均相应的缩小，由此单个支撑开口所连接的下电极数量维持在较多的水平。
半导体结构及其制作方法以及 dram

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