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- [发明专利]存储器-CN202210383675.3在审
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颜逸飞;冯立伟
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福建省晋华集成电路有限公司
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2020-04-14
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2022-09-02
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H01L27/108
- 本发明提供了一种存储器，通过在所述衬底上形成多个遮蔽图案，至少部分遮蔽图案位于所述字线结构上且延伸至填充剩余深度的字线沟槽，所述遮蔽图案可以同时作为衬底上的遮蔽层和保护所述字线结构的栅绝缘层，相较于现有的存储器的形成方法，本发明可以省略去除衬底上的栅绝缘层、栅介质层以及在衬底上重新形成遮蔽层的步骤，从而简化了存储器的制备工艺，提高了制备的效率，并且不会对存储器的性能产生影响；并且，通过第一气隙和第二气隙可以减小导电图案之间的寄生电容，提高存储器的性能。
- 存储器
- [实用新型]半导体结构-CN202220717300.1有效
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童宇诚;张钦福
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福建省晋华集成电路有限公司
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2022-03-29
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2022-09-02
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H01L27/108
- 本实用新型公开了一种半导体结构，包括第一底电极和第二底电极设置在衬底上。第一底电极包括第一侧壁和第二侧壁，第二底电极包括第三侧壁和第四侧壁，且第二侧壁面向第三侧壁。上部支撑层位于第一底电极和第二底电极之间并且接触第二侧壁和第三侧壁。上部支撑层与衬底之间包括空腔。电容介质层，位于所述第一底电极和所述第二底电极上。导电材料，位于所述电容介质层上并填满空腔。第一侧壁的上部包括一斜坡轮廓，且斜坡轮廓的一下端不低于上部支撑层的下表面。斜坡轮廓可改善电容介质层的均匀性并帮助导电材料填满空腔。
- 半导体结构
- [实用新型]半导体存储装置-CN202220752870.4有效
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张钦福;汪超;童宇诚;冯立伟;吴家伟
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福建省晋华集成电路有限公司
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2022-03-31
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2022-09-02
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H01L27/108
- 本实用新型公开了半导体存储装置。半导体存储装置包括衬底、浅沟槽隔离、多个栅极结构以及氧化层。所述衬底包括多个有源区彼此平行且交替地沿着第一方向延伸。浅沟槽隔离设置于衬底内并围绕所有的有源区。栅极结构设置于衬底内，各栅极结构彼此平行地沿着第二方向延伸并与浅沟槽隔离以及有源区交错。其中，各栅极结构包括依序堆迭的栅极介电层、栅极电极层以及盖层，栅极介电层接触有源区的部分的厚度大于栅极介电层接触浅沟槽隔离的部分的厚度。氧化层设置于各栅极结构与各有源区之间、各栅极结构与浅沟槽隔离之间。由此，可改善有源区之间空隙较大而衍生的接缝问题，提升所制作的半导体存储装置的可靠性。
- 半导体存储装置
- [实用新型]半导体装置-CN202220478999.0有效
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永井享浩
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福建省晋华集成电路有限公司
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2022-03-07
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2022-09-02
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H01L27/108
- 本实用新型公开了一种半导体装置，半导体装置包括衬底、多条位线、多个位线触点、闸极结构、第一氧化界面层以及第二氧化界面层。位线设置于衬底上，位线触点位在部分的位线的下方。闸极结构设置于衬底上，位线以及闸极结构分别包括依序堆迭的半导体层、阻障层、导电层以及盖层。第一氧化界面层设置于位线触点以及位线的半导体层之间。第二氧化界面层设置于闸极的半导体层内，所述第一氧化界面层的最顶面高于所述第二氧化界面层的最顶面。如此，位线及位线触点能具备较佳的结构可靠度，使半导体装置能达到更为优化的组件效能。
- 半导体装置
- [发明专利]工艺优化方法和系统-CN202210648081.0在审
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张书浩;李宁
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长鑫存储技术有限公司
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2022-06-08
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2022-08-30
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H01L27/108
- 本公开提供了一种工艺优化方法和系统。该工艺优化方法包括：根据当前的沟道‑晕环掺杂配比，制造具有不同沟道长度的多个测试单元；基于多个测试单元获取阈值电压与沟道长度之间的变化曲线；根据变化曲线，确定目标沟道长度对应的工艺灵敏度；响应于工艺灵敏度大于第一设定值，调整当前的沟道‑晕环掺杂配比；重复执行上述步骤，直到工艺灵敏度不大于第一设定值或者相邻两次的工艺灵敏度的变化不大于第二设定值，并将当前的沟道‑晕环掺杂配比作为最终的沟道‑晕环掺杂配比。本公开通过设计测试单元，实现对核心器件的工艺监控，改善核心器件沟道‑晕环掺杂配比，从而降低核心器件特性的工艺灵敏度，进而降低核心器件的失配度。
- 工艺优化方法系统
- [发明专利]半导体装置-CN202210612427.1在审
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郑基旭;金桐吾;朴硕汉;尹灿植;李基硕;李昊仁;张燽娟;朴济民;洪镇宇
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三星电子株式会社
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2018-02-07
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2022-08-30
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H01L27/108
- 本发明提供一种半导体装置。所述半导体装置包括：衬底，包括单元区、核心区及位于单元区与核心区之间的边界区；边界元件隔离层，位于衬底的边界区中以将单元区与核心区隔开；高介电常数介电层，位于边界元件隔离层的至少一部分及衬底的核心区上；第一逸出功金属图案，包括与边界元件隔离层交叠的第一延伸部，第一逸出功金属图案位于高介电常数介电层上；以及第二逸出功金属图案，包括与边界元件隔离层交叠的第二延伸部，第二逸出功金属图案位于第一逸出功金属图案上，其中第一延伸部在从核心区朝单元区的方向上延伸的第一长度与第二延伸部在从核心区朝单元区的方向上延伸的第二长度不同。
- 半导体装置
- [发明专利]半导体元件及其制备方法-CN202111432038.2在审
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杨圣辉
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南亚科技股份有限公司
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2021-11-29
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2022-08-30
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H01L27/108
- 本公开提供一种具有气隙的半导体元件及其制备方法，用以降低两个导电部件之间的寄生电容。该制备方法包括：形成一第一源/漏极区域和一第二源/漏极区域于一半导体基板中，以及形成一第一导电部件于该第一源/漏极区域之上并电性连接至该第一源/漏极区域。该制备方法也包括形成一第一间隔物结构于该第一导电部件的一侧壁上，以及形成一第二导电部件于该第二源/漏极区域之上并电性连接至该第二源/漏极区域。该第二导电部件与该第一间隔物结构相邻，且在形成该第二导电部件的期间蚀刻该第一间隔物结构。该制备方法还包括形成一第二间隔物结构于经蚀刻的该第一间隔物结构之上，以及进行一热处理制程以将该第一间隔物结构的一部分转变为一气隙。
- 半导体元件及其制备方法
- [发明专利]半导体元件及其制备方法-CN202111282655.9在审
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范政祥
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南亚科技股份有限公司
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2021-11-01
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2022-08-30
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H01L27/108
- 一种具有气隙的半导体元件及其制备方法，该气隙降低在一位元线与一电容器接触点之间的寄生电容。该半导体元件的制备方法包括形成一第一源极/漏极区以及一第二源极/漏极区在一半导体基底中；形成一位元线在第一源极/漏极区上且电性连接到第一源极/漏极区。该制备方法亦包括形成一第一间隙子结构在位元线的一侧壁上；形成一电容器接触点在第二源极/漏极区上且电性连接到第二源极/漏极区。该电容器接触点邻近第一间隙子结构设置，且在形成电容器接触点期间蚀刻第一间隙子结构。该制备方法还包括形成一第二间隙子结构在该蚀刻的第一间隙子结构上；在该第二间隙子结构形成之后执行一热处理制程，以将该第一间隙子结构的一部分转换成一气隙。
- 半导体元件及其制备方法
- [发明专利]半导体结构及其形成方法-CN202110204335.5在审
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王连红;苏星松
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长鑫存储技术有限公司
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2021-02-23
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2022-08-30
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H01L27/108
- 本发明实施例提供一种半导体结构及其形成方法，其中半导体结构的形成方法包括：提供基底，基底内具有沟槽，沟槽具有第一深度；在沟槽侧壁和底面形成第一栅极氧化层，在第一栅极氧化层表面形成第一栅极导电层，第一栅极氧化层和第一栅极导电层具有第二深度，第二深度小于第一深度；在未被第一栅极氧化层覆盖的沟槽表面形成第二栅极氧化层，在垂直于沟槽侧壁的方向上，第二栅极氧化层的等效栅氧厚度大于第一栅极氧化层的等效栅氧厚度；形成第二栅极导电层，第二栅极导电层填充满第二栅极氧化层和第一栅极导电层围成的凹槽。本实施例提供的半导体结构的形成方法，有利于提高半导体结构的性能。
- 半导体结构及其形成方法
- [发明专利]半导体结构及其制备方法-CN202210566719.6在审
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李敏
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长鑫存储技术有限公司
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2022-05-24
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2022-08-26
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H01L27/108
- 本发明涉及一种半导体结构及其制备方法。半导体结构的制备方法包括：提供衬底，衬底具有相对的第一表面和第二表面；于衬底中形成阵列排布的有源区和隔开有源区的隔离结构，有源区包括源区、漏区和位于源区和漏区之间的沟道区；其中，源区暴露于第一表面，源区包括在水平方向上分布的第一区域和第二区域，第一区域和第二区域具有不同掺杂类型；漏区与源区不在同一表面。上述半导体结构的制备方法，通过在源区中形成具有不同掺杂类型的第一区域和第二区域，利用第一区域与沟道区、漏区形成晶体管结构，然后利用第二区域将晶体管结构中积累的电荷释放，防止出现浮体效应和历史效应，改善器件性能。
- 半导体结构及其制备方法
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