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[发明专利]用于实现具有闪存存储器的可配置的卷积神经网络的系统和方法-CN201880059542.2有效
发明人： V·蒂瓦里;N·多 -专利权人：硅存储技术股份有限公司
申请日： 2018-08-22 - 公布日： 2023-09-01 - 主分类号： H01L27/02 文献下载
摘要：本公开提供了一种具有按行和列布置的存储器单元的存储器阵列。每个存储器单元包括：源极区和漏极区，其中沟道区位于该源极区和漏极区之间；设置在第一沟道区部分上方的浮栅；以及设置在第二沟道区部分上方的第二栅极。多条位线各自沿着该列中的一列延伸并且电连接到该列中的存储器单元中的第一组一个或多个存储器单元的漏极区，并且与该列中的存储器单元中的第二组一个或多个存储器单元的漏极区电隔离。多条源极线各自电连接到该列或该行中的一者中的存储器单元的源极区。多条栅极线各自电连接到该列或该行中的一者中的存储器单元的第二栅极。
用于实现具有闪存存储器配置卷积神经网络系统方法

[发明专利]静电保护结构及其形成方法、嵌入式d-TOF芯片、SiPM芯片-CN202210158088.4在审
发明人：张斯日古楞;阎大勇 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2022-02-21 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本申请提供一种静电保护结构及其形成方法、嵌入式d‑TOF芯片、SiPM芯片，其中所述静电保护结构包括：半导体衬底，所述半导体衬底中包括具有第一导通电压的第一二极管，且所述第一二极管的第一端电连接所述嵌入式d‑TOF芯片或所述SiPM芯片的公共高压端焊垫；多晶硅层，包括具有第二导通电压的第二二极管，且所述第二二极管的第一端与所述第一二极管的第二端串联，所述第二二极管的第二端电连接所述嵌入式d‑TOF芯片或所述SiPM芯片的接地端焊垫；所述静电保护结构将所述公共高压端焊垫上大于或等于所述第一导通电压和所述第二导通电压之和的电压导入所述接地端焊垫。本申请技术方案的静电保护结构可以解决高压静电保护器件Trigger电压不足的问题。
静电保护结构及其形成方法嵌入式 tof 芯片 sipm

[发明专利]高频大功率电源用SoC芯片-CN202310390021.8在审
发明人：雷建明;陈敦军;郭慧 -专利权人：苏州明源创半导体有限公司
申请日： 2023-04-13 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本发明属于半导体领域，涉及第三代宽禁带半导体器件及其隔离驱动、智能控制和高压低损耗辅助增压供电系统，并将其制作成为一个SoC芯片。采用多器件并联的桥式功率器件结构，多个器件单元之间采用3D层叠结构，In柱互联，层间镜像布局，磁场抵消，另通过隔离驱动芯片进行驱动，引入延时器和智慧控制器进行同步与时序控制，同时引入高压低功耗供电系统解决供电问题，无须第三方供电，可实现高度集成化。
高频大功率电源 soc 芯片

[发明专利]一种SGT MOS工艺TVS器件及其制造方法-CN202310512024.4在审
发明人：陈美林;张轩瑞 -专利权人：上海晶岳电子有限公司
申请日： 2023-05-08 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种SGT MOS工艺TVS器件及其制造方法，其中TVS器件包括：第一导电类型的衬底和形成在衬底上的同质外延层；元胞区中形成有MOS管，触发区中形成有TVS管，TVS管为二极管结构，二极管的P区和N区通过对硅进行掺杂形成，且P区和N区横向设置；元胞区及元胞区至触发区包括：形成在外延层中的第二导电类型的基区，形成在基区的第一导电类型的源区、第二导电类型的体区，形成在外延层中的相互隔离的第一多晶硅和第二多晶硅；源区构成MOS管的源极，衬底作为MOS管的漏极，第二多晶硅构成MOS管的栅极和栅极结构，栅极结构与MOS管的栅极相连接；元胞区外的第一多晶硅构成栅极电阻，或者栅极电阻由基区构成。
一种 sgt mos 工艺 tvs 器件及其制造方法

[发明专利]自触发的SCR器件-CN202310518266.4在审
发明人：杨兆年;王鑫;汪佩佩;龙腾 -专利权人：西安理工大学
申请日： 2023-05-09 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种自触发的SCR器件，包括P衬底，在P衬底上表面依序分别设置有第一P+注入区、第一栅极、第二P+注入区、第一沟槽、第一N+注入区、第二栅极、第二N+注入区、第二沟槽、第三P+注入区；并且在第一P+注入区、第一栅极、第二P+注入区、第一沟槽和部分第一N+注入区的下方共同设有N阱；同时，在第一N+注入区的另一部分、第二栅极、第二N+注入区、第二沟槽和第三P+注入区的下方共同设有P阱。本发明的SCR器件，通过结构改进及整体优化，使得SCR器件具有更小的面积。
触发 scr 器件

[发明专利]一种抗干扰的模块版图结构-CN202310534540.7在审
发明人：朱洋洋 -专利权人：合芯科技有限公司;合芯科技（苏州）有限公司
申请日： 2023-05-11 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本申请属于半导体集成电路技术领域，公开了一种抗干扰的模块版图结构，该版图结构包括呈田字形设置的4个子模块；第一子模块位于左上方，第二子模块位于左下方，第三子模块位于右上方，第四子模块位于右下方；各子模块的输入端位于子模块的左侧，输出端位于子模块的右侧；第一子模块的输出端与第二子模块的输入端连接，第二子模块的输出端与第三子模块的输入端连接，第三子模块的输出端与第四子模块的输入端连接。在本申请的模块版图结构下，4个子模块之间的连线不会产生交叉，避免了连线交叉带来的剧烈信号干扰。
一种抗干扰模块版图结构

[发明专利]晶圆基板电源完整性的优化方法、晶圆基板及晶上系统-CN202310557253.8有效
发明人：霍婷婷;万智泉;张坤;邓庆文;李顺斌;张汝云;刘勤让 -专利权人：之江实验室
申请日： 2023-05-17 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本申请提供一种晶圆基板电源完整性的优化方法、晶圆基板及晶上系统。晶圆基板包括多个单元结构，每个单元结构包括多层金属层，多层金属层包括位于顶层的微凸点阵列、位于底层的微焊盘阵列、以及位于顶层与底层之间的一层或多层中间层，微凸点阵列通过一层或多层中间层与微焊盘阵列按照预定关系对应连接以形成晶圆基板的多个分立的网络，多个分立的网络至少包括电源网络，电源网络包括位于多层金属层的其中一层或多层上的电源平面。优化方法包括：对晶圆基板进行电源完整性检查；当某层的电源平面不满足电源完整性检查中的电压降要求时，则在多层金属层中寻找可布线的空余空间；及在可布线的空余空间内对待优化的电源平面进行加密布局。
晶圆基板电源完整性优化方法系统

[发明专利]用于存储器装置的掺杂剂调制蚀刻-CN201980011242.1有效
发明人： I·托尔托雷利;M·罗布斯泰利 -专利权人：美光科技公司
申请日： 2019-01-29 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本申请案涉及用于存储器装置的掺杂剂调制蚀刻。描述基于使用掺杂剂调制蚀刻的方法及装置。在制造期间，存储器单元的存储器存储元件可使用影响所述存储器存储元件的后续蚀刻速率的掺杂剂不均匀掺杂。在蚀刻之后，所述存储器存储元件可具有对应于所述不均匀掺杂浓度的不对称几何结构或锥形轮廓。也可使用掺杂剂调制蚀刻形成多层叠存储器装置。不同存储器层叠上的存储器存储元件可具有不同锥形轮廓及不同掺杂梯度。
用于存储器装置掺杂调制蚀刻

[发明专利]集成电路结构及其制造方法-CN202010044975.X有效
发明人：张峰铭;张瑞文;王屏薇;王胜雄;卢麒友 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-01-16 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：一种方法包括布局标准单元区域，在标准单元区域内具有矩形空间。标准单元区域包括具有面向矩形空间的第一底部边界的第一行标准单元；以及多个标准单元，具有面向矩形空间的侧边界。多个标准单元包括底行的标准单元。在矩形空间中布局存储器阵列，并且底行的第二底部边界和存储器阵列的第三底部边界与同一直线对准。在矩形空间中布局填充单元区域。填充单元区域包括与第一行标准单元的第一底部边界接触的第一顶部边界；以及与存储器阵列的第二顶部边界接触的第四底部边界。本发明的实施例还涉及集成电路结构及其制造方法。
集成电路结构及其制造方法

[发明专利]半导体布局结构及其设计方法-CN202110069181.3有效
发明人：吴俊贤;许振贤;王伟任;陈建孚;陈建宏 -专利权人：联华电子股份有限公司
申请日： 2015-08-31 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本发明公开一种半导体布局结构及其设计方法，其中该半导体布局结构，包括一基底、设置于该基底上的一第一元件图案以及一第二元件图案。多个第一主动特征设置在该第一元件图案内，包括一第一通道长度且彼此相隔一多晶硅间隔。多个第二主动特征设置在该第二元件图案内，包括一第二通道长度且彼此相隔该多晶硅间隔。该第一通道长度与该第二通道长度相差一变数，且该第一元件图案的一第一元件宽度以及该第二元件图案的一第二元件宽度是该多晶硅间隔的整数倍。
半导体布局结构及其设计方法

[发明专利]半导体存储装置-CN202110837426.2有效
发明人：张钦福;童宇诚 -专利权人：福建省晋华集成电路有限公司
申请日： 2021-07-23 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种半导体存储装置，包括衬底、有源结构、浅沟渠隔离以及多个字线。有源结构设置于衬底内，并包括多个第一有源片段以及多个第二有源片段，各个第一有源片段以及各个第二有源片段相互平行地朝着第一方向延伸，第二有源片段设置在所有的第一有源片段外侧。浅沟渠隔离设置于衬底内，环绕有源结构并包括多个第一部分以及多个第二部分。字线相互平行地沿着第二方向延伸并设置于所述衬底内。所述字线中至少两条仅与所述第二有源片段交错，或者至少一条不穿过任何第二部分。藉此，可有效地避免字线与位线直接导通。
半导体存储装置

[发明专利]包括静电放电保护电路的半导体集成电路装置-CN201910485572.6有效
发明人：李昌挥;金珍宇;李贤德;李承烨;李周亨 -专利权人：爱思开海力士有限公司
申请日： 2019-06-05 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：公开了一种包括静电放电保护电路的半导体集成电路装置。该半导体集成电路装置可以包括：焊盘、第一电压保护电路和第二电压保护电路。第一电压保护电路可以与焊盘连接。第二电压保护电路可以连接在第一电压保护电路和接地端子之间。第一电压保护电路可以包括栅极正p沟道金属氧化物半导体(GPPMOS)晶体管。第二电压保护电路可以包括串联连接的GPPMOS晶体管。
包括静电放电保护电路半导体集成电路装置

[实用新型]集成电路结构及集成电路装置-CN202321016085.3有效
发明人：卢麒友;陈志良;吴佳典;赖知佑;邱上轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-28 - 公布日： 2023-08-29 - 主分类号： H01L27/02 文献下载
摘要：一种集成电路结构及集成电路装置，集成电路结构包括：在第一方向上延伸的两个主动区、在第二方向上延伸的两个栅极结构、在第一金属层中在第二方向上延伸的第一金属段、在第二金属层中在第一方向上延伸的第二金属段及第三金属段、及自第三金属段延伸至栅极结构中的一者的栅极通孔结构。栅极结构上覆于主动区，第一金属段上覆于处于栅极结构之间的主动区中的每一者，第二金属段上覆于第一主动区且上覆于且电连接至第一金属段，且第一金属段及第二金属段电连接至第二主动区，与处于栅极结构之间的第一主动区隔离，且在栅极结构外连接至第一主动区。
集成电路结构装置

[发明专利]一种二极管ESD保护器件、集成电路及电子设备-CN202310924464.0在审
发明人：刘聂 -专利权人：深圳中安辰鸿技术有限公司
申请日： 2023-07-26 - 公布日： 2023-08-25 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种二极管ESD保护器件、集成电路及电子设备，该二极管ESD保护器件在第一掺杂阱的两侧分别加入第二掺杂阱和第三掺杂阱，结合第一重掺杂区、第二重掺杂区和第三重掺杂区，形成两个对称的寄生SCR结构，在不影响本身的ESD保护能力的情况下，引入了新的体内寄生通道，这一新的体内寄生通道具备电流导通深度深，单位电流密度大，单位面积ESD保护效率高的特点，能够在总面积不变的情况下，适当缩小二极管导通部分面积，实现ESD防护能力的大幅度提升，同时其导通电阻也会相应降低，具备更好的电压钳位能力。
一种二极管 esd 保护器件集成电路电子设备

[发明专利]一种LDMOS工艺TVS器件及其制造方法-CN202310671352.9在审
发明人：陈美林;张轩瑞 -专利权人：上海晶岳电子有限公司
申请日： 2023-06-07 - 公布日： 2023-08-25 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种LDMOS工艺TVS器件及其制造方法，其中TVS器件的内圈区形成有元胞区、触发区和内圈终端区；元胞区中形成有第一MOS管，触发区中形成有TVS管；内圈区的基板主体上形成有第一栅极电阻、第一栅极结构；外圈区的基板主体上形成有第二MOS管、第二栅极电阻、第二栅极结构；互连金属，使TVS管的阳极通过第一栅极结构与第一MOS管的栅极相连接；使第一栅极电阻的一端连接于TVS管的阳极和栅极结构，另一端连接于第一MOS管的源极；使第一MOS的漏极连接于TVS管的阴极和第二MOS管的漏极；使第二栅极电阻的一端连接于第二栅极结构和第一MOS的源极，另一端连接于第二MOS管的源极。
一种 ldmos 工艺 tvs 器件及其制造方法