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[发明专利]静电放电保护电路及其操作方法-CN202310318203.4在审
发明人：竹立炜;洪道一;陈佳惠;林文傑;李介文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-03-29 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：在本揭露的一些实施例的一些态样中，揭示一种静电放电(ESD)保护电路及其操作方法。在一些态样中，该ESD保护电路包括：耦接至一衬垫的一第一晶体管、耦接于该第一晶体管与接地之间的一第二晶体管、耦接至该第一晶体管的一晶体管堆叠，及耦接于该晶体管堆叠与该接地之间的一ESD钳位器。
静电放电保护电路及其操作方法

[发明专利]可抗ESD的沟槽型功率半导体器件及制备方法-CN202310618496.8有效
发明人：范捷 -专利权人：江苏丽隽功率半导体有限公司
申请日： 2023-05-30 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种可抗ESD的沟槽型功率半导体器件及制备方法。其还包括制备于终端保护区内的ESD保护结构，其中，所述ESD保护结构包括ESD保护沟槽单元以及ESD保护多晶硅单元，所述ESD保护多晶硅单元填充于ESD保护沟槽单元内；所述ESD保护多晶硅单元与用于形成功率半导体器件正面第一电极的正面第一电极金属欧姆接触以及用于形成功率半导体器件正面第二电极的正面第二电极金属欧姆接触，以将所述ESD保护多晶硅单元串接在功率半导体器件的正面第一电极与正面第二电极之间。本发明能有效实现ESD保护，与沟槽型功率半导体器件工艺兼容，降低工艺的复杂度以及成本，提高功率半导体器件的稳定性与可靠性。
esd 沟槽功率半导体器件制备方法

[发明专利]ESD结构-CN202010423952.X有效
发明人：邓樟鹏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-05-19 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种ESD结构，该ESD结构基于SCR器件的优化，整体位于有由N型深阱和位于外延层中的N型埋层所构成的隔离结构中，将所述ESD结构与衬底进行隔离，SCR器件的N阱被N型深阱包围能调高击穿电压，在N型深阱的两侧再各自形成静电端P阱和接地端P阱。本结构的接地端P阱与静电端P阱的结构对称，静电端可以应用于正电压也可以应用于负电压，同时，可以通过设计不同的静电端P阱与N型深阱的间距来调节从接地端到静电端的击穿电压，通过设计不同的接地端P阱与N型深阱的间距来调节从静电端端到接地端端的击穿电压。
esd 结构

[发明专利]电压保护电路-CN202110817625.7有效
发明人：韦敏侠 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2021-07-20 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种电压保护电路，包括由N个两端连接的PMOS串联而成PMOS串联结构；各PMOS的包括N阱、形成于N阱表面的栅极结构、形成于栅极结构的第一侧的源区和N阱接触区以及第二侧的漏区；在各PMOS的N阱的周侧环绕由P阱，在P阱的表面形成有P阱接触区；各N阱和邻近的P阱之间形成寄生二极管，第N级的PMOS的寄生二极管为第一寄生二极管，第一寄生二极管承受的电压最大；PMOS串联结构的耐压为各PMOS的耐压和；通过调节第一寄生二极管对应的N阱接触区和P阱接触区之间的第一间距调节第一寄生二极管的耐压，且保证第一寄生二极管的耐压大于PMOS串联结构的耐压。本发明能确保寄生二极管的耐压大于PMOS串联结构的耐压，使电压保护电路的耐压能由PMOS串联结构确定。
电压保护电路

[发明专利]ESD保护的栅极接地MOS结构-CN201911125437.7有效
发明人：邓樟鹏 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2019-11-18 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本申请涉及一种半导体集成电路器件，具体涉及一种静电释放(Electro Static Discharge，ESD)保护的栅极接地NMOS管结构。ESD保护的栅极接地MOS结构，包括第一导电类型阱区和第二导电类型阱区，第二导电类型阱区环绕在第一导电类型阱区外侧；第一导电类型阱区中形成第二导电类型扩散区，和环绕第二导电类型扩散区的第一导电类型阱环区；第二导电类型扩散区中形成多个第二导电类型注入区，多个第二导电类型注入区间隔排布，相邻两个第二导电类型注入区的间隔上形成栅极，栅极接地；第二导电类型阱区中设有第二导电类型注入区。通过多指状MOS管和双层保护环能够对输入输出端和电源端同时进行静电保护。
esd 保护栅极接地 mos 结构

[发明专利]一种反向二极管降低触发电压的改进型LVTSCR器件-CN202111119364.8有效
发明人：刘继芝;黄秋培;何明昊;郑童文;王鑫;刘志伟 -专利权人：电子科技大学
申请日： 2021-09-24 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种反向二极管降低触发电压的改进型LVTSCR器件。该器件在传统LVTSCR器件的基础上，在和阳极连接的P型重掺杂区与跨接硅衬底和n型阱区的n型重掺杂区之间的硅表面上设有一个氧化层区；该氧化层区表面形成多晶硅层；该多晶硅层与在跨接的n型重掺杂区和与阴极连接的n型重掺杂区之间的硅表面上的另一个氧化层区之上的多晶硅层通过一个反向二极管相连。该结构与传统LVTSCR结构相比，通过增加两条新的电流通路，进一步降低触发电压，并且降低HBM电压波形的第二个峰的峰值电压，提高器件的鲁棒性。
一种反向二极管降低触发电压改进型 lvtscr 器件

[实用新型]显示装置-CN202320282047.6有效
发明人：林都基;曺泳齐;金晶日;李侊玟 -专利权人：三星显示有限公司
申请日： 2023-02-22 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：一种显示装置具有扇出区域和与扇出区域邻近的显示区域，并且包括：第一数据线组，布置在扇出区域中并且包括延伸到显示区域的多条第一数据线；第二数据线组，布置在扇出区域中并且包括延伸到与扇出区域邻近的显示区域的多条第二数据线；多个像素，布置在显示区域中，第一数据线和第二数据线连接到多个像素中的对应像素；以及虚设图案，布置在扇出区域中、第一数据线组与第二数据线组之间，其中，虚设图案处于浮置状态。
显示装置

[实用新型]一种CMOS的logic芯片输出端的结构及封装结构-CN202223315985.6有效
发明人：郑佳涛;张海涛;张泽洲 -专利权人：深圳芯佰特微电子有限公司
申请日： 2022-12-09 - 公布日： 2023-08-18 - 主分类号： H01L27/02 文献下载
摘要：本实用新型涉及一种CMOS的logic芯片输出端的结构及封装结构，包括：缓冲电路，所述缓冲电路包括：第一P型晶体管和第一N型晶体管；所述第一P型晶体管的栅极、所述第一N型晶体管的栅极与所述信号输出端连接，所述第一P型晶体管的源级与正电源连接，所述第一P型晶体管的漏极和所述第一N型晶体管的漏极与所述焊盘连接，所述第一N型晶体管的源级接地线。本实用新型的CMOS的logic芯片输出端的结构，通过设于芯片输出端与焊盘之间的缓冲电路，有效地防止由焊盘进入的静电直接进入芯片，避免了静电对芯片的损坏，即该缓冲电路合理的利用了芯片的面积，不需要在芯片外围增加额外的ESD泄放电路、额外的SAB光罩，使芯片在使用过程中节约了成本。
一种 cmos logic 芯片输出结构封装

[发明专利]一种TVS器件及其制造方法-CN202310627447.0在审
发明人：张轩瑞;陈美林 -专利权人：上海晶岳电子有限公司
申请日： 2023-05-30 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种TVS器件及其制造方法，其中TVS器件包括：基板主体，所述基板主体包括元胞区、触发区和终端区；所述元胞区中形成有MOS管，所述触发区中形成有TVS管；所述基板主体包括第一导电类型的衬底和形成在所述衬底上的异质外延层，所述衬底的掺杂浓度大于所述外延层的掺杂浓度；所述基板主体上形成有栅极电阻、栅极结构和互连金属；所述栅极结构与所述MOS管的栅极相连接；所述互连金属使所述TVS管的阳极通过所述栅极结构与所述MOS管的栅极相连接；使所述栅极电阻并联于所述TVS管的阳极与所述MOS管的源极之间；使所述MOS的漏极与所述TVS的阴极相连。
一种 tvs 器件及其制造方法

[发明专利]一种纳米级工艺制程下的ESD保护结构-CN202310681502.4在审
发明人：余自然 -专利权人：无锡翼盟电子科技有限公司
申请日： 2023-06-09 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本申请提供的一种纳米级工艺制程下的ESD保护结构，其包括RC侦测结构和防护用NPN三极管，防护用NPN三极管中的基于P+扩散区实现的触发源连接RC侦测结构；一旦有静电产生，RC侦测电路产生的侦测电流经过触发源进入防护用NPN三极管中，从触发源产生流向P‑外延的电流，当P‑外延电阻和该电流产生的电压达到NPN管开启电压时，防护用NPN三极管就会导通来泄放ESD电流。本申请中的防护用NPN三极管是通过三极管的基体触发导通，因为防护用NPN三极管没有标准工艺制程产生的LDD轻掺杂漏结构，而且ESD电流是经过寄生的NPN管基体泄放，并非集中在扩散区沟道表面，因此在比较小的版图面积下可以提供比较高的ESD防护能力，更结构适用于高密度芯片和纳米工艺制程中。
一种纳米工艺制程下 esd 保护结构

[发明专利]一种集成电路的片内ESD防护装置及其制备方法-CN202310555690.6在审
发明人：杨帆;姜一波;吴瑕 -专利权人：江苏庆延微电子有限公司
申请日： 2023-05-17 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本发明公开了一种集成电路的片内ESD防护装置及其制备方法，上浮半埋氧层与下沉半埋氧层上下交错，上浮半埋氧层位置上靠近晶圆表面，所述下沉半埋氧层的位置相对上浮半埋氧层更加远离表面，所述上浮半埋氧层和下沉半埋氧层之间存在垂直距离，热沉窗口下半区的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度，靠近热沉窗口上半区顶部的掺杂浓度为标准SOI FinFET的沟道掺杂浓度，靠近热沉窗口上半区底部的掺杂浓度为标准SOI FinFET的半导体衬底掺杂浓度。本发明能够提高ESD可靠性，使得集成电路免于在制造、运输、储存阶段被ESD击毁。
一种集成电路 esd 防护装置及其制备方法

[发明专利]半导体装置及其静电放电的方法-CN202310070933.7在审
发明人：张伊锋;李介文 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-01-17 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本揭露的一实施例提供了一种半导体装置及其静电放电的方法，半导体装置包括：第一阱、第二阱、第三阱、第一掺杂区域、至少一个的第二掺杂区域。第一导电类型的第一阱设置于基板上。不同于第一导电类型的第二导电类型的第二阱在布局图上是在第一阱周围。第二阱的一部分插在第一阱和第三阱之间。第二导电类型的第一掺杂区域是在第一阱中且耦接至输入/输出垫。第一导电类型的至少一个的第二掺杂区域是在第三阱中且耦接至第一电压端子。第一掺杂区域、至少一个的第二掺杂区域、第一阱及第三阱释放在输入/输出垫和第一电压端子间的第一静电放电电压。
半导体装置及其静电放电方法

[发明专利]一种超低电容双向SCR-TVS器件-CN202310862496.2在审
发明人：朱伟东;赵泊然 -专利权人：江苏应能微电子股份有限公司
申请日： 2023-07-14 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本发明属于电子元器件、半导体、集成电路领域,公开了一种超低电容双向SCR‑TVS器件，衬底的上方制作有外延层，外延层与衬底之间在两侧区域各制作有一埋层，每个埋层的正上方对应设置一个第一well区，两个第一well区之间设置有第二well区，且所述第二well区位于外延层上方，其中，所述衬底、外延层和第二well区的掺杂类型相同，所述第一well区和埋层的掺杂类型相同，且所述衬底与第一well区的掺杂类型相反。本发明采用超低浓度埋层同时实现高寄生PNP基区浓度和低电容性能。
一种电容双向 scr tvs 器件

[发明专利]具有快速恢复保护的静电放电保护环-CN202310800567.6在审
发明人： S•金;D•莱弗提斯;S•斯瑞达;S•彭德哈卡 -专利权人：德克萨斯仪器股份有限公司
申请日： 2017-10-12 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了具有快速恢复保护的静电放电保护环，并且涉及一种静电放电(ESD)保护结构，其可向一个或多个高电压电路部件提供快速恢复保护。ESD保护结构可以沿着高电压电路(202)的周边区域(204)诸如驱动器电路的高侧栅极驱动器集成。ESD保护结构包括与高电压装置的PN结(359)接合的双极晶体管结构(350)，该双极晶体管结构(350)被配置为在ESD事件期间将ESD电流放电。双极晶体管结构具有与PN结重叠的集电极区域(361)、嵌入足够的夹持电阻以发动快速恢复保护的基极区域(373)以及用于将ESD电流放电的发射极区域(354)。
具有快速恢复保护静电放电保护环

[实用新型]瞬态电压抑制器装置和双向瞬态电压抑制器件-CN202223562537.6有效
发明人：高超;周继峰;顾兴冲 -专利权人：力特半导体（无锡）有限公司
申请日： 2022-12-30 - 公布日： 2023-08-15 - 主分类号： H01L27/02 文献下载
摘要：一种瞬态电压抑制器装置和双向瞬态电压抑制器件。该双向瞬态电压抑制器装置包括衬底硅层、第一硅基极层和第二硅基极层，衬底硅层被耦合到第一硅基极层，并且被耦合到第二硅基极层。该装置还包括第一外层，其被耦合到第一硅基极层；第二外层，其被耦合到第二硅基极层；第一导电层，其被耦合到第一外层；第二导电层，其被耦合到第二外层；在衬底硅层中形成的一个或多个区；以及一个或多个氧化物层，其被耦合到一个或多个区、衬底硅层的一个或多个部分以及第一硅基极层和第二硅基极层的一个或多个部分。
瞬态电压抑制器装置双向抑制器件