“H01L27/02”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果4563个，建议您升级VIP下载更多相关专利

[发明专利]一种CMOS辅助触发SCR结构的高压保护集成电路-CN202011437392.X有效
发明人：梁海莲;冯希昆;顾晓峰 -专利权人：江南大学
申请日： 2020-12-11 - 公布日： 2023-06-27 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种CMOS辅助触发SCR结构的高压保护集成电路，属于集成电路的静电放电与浪涌防护领域。该高压保护集成电路包括嵌入式CMOS、SCR结构和金属线。本发明利用SCR的强ESD鲁棒性优点，通过在电路中嵌入MOS管结构，可实现快速响应和抗闩锁特性，并且，通过SCR与寄生三极管及MOS管并联导电，可达到较高的ESD电流泄放效率。此外，通过电路单元结构及版图设计优化，减少掩膜版数量，可在保证占用较小的芯片面积同时，兼顾较优的工艺兼容性及较低的制造成本。
一种 cmos 辅助触发 scr 结构高压保护集成电路

[发明专利]一种快速开启均匀导通双向静电浪涌保护IC-CN202011472694.0有效
发明人：梁海莲;杨燕妮;顾晓峰 -专利权人：江南大学
申请日： 2020-12-15 - 公布日： 2023-06-27 - 主分类号： H01L27/02 文献下载
摘要：一种快速开启均匀导通双向静电浪涌保护IC，属于电路的静电放电与浪涌防护领域。通过引用由N型埋层和P阱构成的反向偏置单元，实现对工作电压高于18V应用电路进行双向静电浪涌防护；通过调节P阱宽度，调节本发明所述双向静电浪涌保护IC的电压箝位能力；通过引入开态NMOS，增强P阱表面的电流导通均匀性，提高本发明所述双向静电浪涌保护IC的开启速度。通过引入一GGNMOS与开态NMOS级联电学结构，既可增强本发明所述双向静电浪涌保护IC的表面电流泄流能力，又可增强本发明所述双向静电浪涌保护IC的ESD鲁棒性。在不增加芯片面积的前提下，本发明所述双向静电浪涌保护IC还具有双向ESD/TVS防护性能。
一种快速开启均匀双向静电浪涌保护 ic

[发明专利]具有纳米线的半导体器件及制造其的方法-CN201710762460.1有效
发明人：金宰中;蔡荣锡;金相溶;罗勋奏;玄尚镇 -专利权人：三星电子株式会社
申请日： 2017-08-30 - 公布日： 2023-06-27 - 主分类号： H01L27/02 文献下载
摘要：一种半导体器件可以包括衬底、第一纳米线、第二纳米线、第一栅极绝缘层、第二栅极绝缘层、第一金属层和第二金属层。第一栅极绝缘层可以沿着第一纳米线的周界。第二栅极绝缘层可以沿着第二纳米线的周界。第一金属层可以沿着第一纳米线的周界在第一栅极绝缘层的顶表面上。第一金属层可以具有第一晶粒尺寸。第二金属层可以沿着第二纳米线的周界在第二栅极绝缘层的顶表面上。第二金属层可以具有不同于第一晶粒尺寸的第二晶粒尺寸。
具有纳米半导体器件制造方法

[发明专利]用于减小面积的最小轨道标准单元电路-CN201780056384.0有效
发明人： J·J·徐;M·巴达洛格鲁;杨达 -专利权人：高通股份有限公司
申请日： 2017-09-14 - 公布日： 2023-06-27 - 主分类号： H01L27/02 文献下载
摘要：提供了用于减小面积的最小轨道标准单元电路。在一个方面，一种最小轨道标准单元电路采用第一高纵横比电压轨，第一高纵横比电压轨被设置在第一半轨道上并且被配置为向最小轨道标准单元电路提供第一电压(例如，VDD)。第二高纵横比电压轨被设置在第二半轨道上并且基本上平行于第一高纵横比电压轨。第二高纵横比电压轨被配置为向最小轨道标准单元电路提供小于第一电压的第二电压(例如，VSS)。最小轨道标准单元电路采用设置在第一半轨道与第二半轨道之间的多个轨道。轨道的数目可以基于特定因素来限制。与常规标准单元电路相比，对轨道进行最小化使面积减小。
用于减小面积最小轨道标准单元电路

[发明专利]应用于低功耗LDO芯片的双向静电浪涌防护电路-CN202310315383.0在审
发明人：梁鸿基;梁海莲;顾晓峰;刘俊良;曹喜悦 -专利权人：江南大学
申请日： 2023-03-28 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种应用于低功耗LDO芯片的双向静电浪涌防护电路，其包括P衬底、第一深N阱、第一深P阱、第二深P阱、第一N阱、第二N阱、第三N阱、第一P阱、第二P阱、第三P阱、第四P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第五N+注入区、第一P+注入区、第二P+注入区、第三P+注入区、第四P+注入区、第五P+注入区、第四N+注入区、第六P+注入区和第五N+注入区。本发明通过引入多个二极管串触发SCR结构，降低器件触发电压和增加器件单位面积的ESD鲁棒性。
应用于功耗 ldo 芯片双向静电浪涌防护电路

[发明专利]一种ESD保护器件、制作方法及芯片-CN202310181490.9在审
发明人：刘浩文;黄汇钦 -专利权人：天狼芯半导体（成都）有限公司
申请日： 2023-02-28 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了一种ESD保护器件、制作方法及芯片，涉及半导体器件技术领域。该ESD保护器件包括：半导体衬底；P型沟道层；形成于P型沟道层上的阳极掺杂区；形成于P型沟道层上的阴极掺杂区，阴极掺杂区与阳极掺杂区相对设置，且阴极掺杂区包括交替设置的N型重掺杂区和P型重掺杂区；形成于P型沟道层上，且位于阳极掺杂区与阴极掺杂区之间的浅槽隔离结构；形成于浅槽隔离结构上的钝化层；形成于钝化层上的金属电极。本申请提供的ESD保护器件，可以节省传统的ESD保护器件包括的一个P型的重掺杂区所占用的芯片面积，而且该ESD保护器件中各个寄生的BJT的开启电压更小、开启更加均匀，从而可以提高ESD保护器件的稳定性。
一种 esd 保护器件制作方法芯片

[发明专利]一种高维持电流低导通电阻的改进型MLSCR器件-CN202310213403.3在审
发明人：刘继芝;李洁翎;张钰鑫;刘志伟 -专利权人：电子科技大学
申请日： 2023-03-07 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本发明提供了一种高维持电流低导通电阻的改进型MLSCR器件。该器件基于传统的改进型的横向可控硅整流器，将与阳极相连的p型重掺杂区远离跨接在n型阱区与p型阱区结面的n型重掺杂区；将与阳极相连的n型重掺杂区靠近跨接在n型阱区与p型阱区结面的n型重掺杂区；去掉跨接在n型阱区与p型阱区结面的n型重掺杂区与周边的n型重掺杂区之间的浅沟槽隔离；在n型阱区除与含有跨接在n型阱区与p型阱区结面的n型重掺杂区的结面的其它结面处设置p型阱区，该p型阱区内含有与阴极相连的p型重掺杂区及n型重掺杂区。该结构与传统的改进型的横向可控硅整流器相比，通过两次回滞来提高维持电流，并设有多条寄生的可控硅整流器的电流泄放路径来减小导通电阻。
一种维持电流通电改进型 mlscr 器件

[发明专利]一种提高单wafer晶圆规划多种不同block的制作方法-CN202310257182.X在审
发明人：沈志春;陈勇坚;夏玥;张清贵;刘心舸;吴欣延 -专利权人：珠海晶通科技有限公司
申请日： 2023-03-16 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本发明公开的一种提高单wafer晶圆规划多种不同block的制作方法，包括以下步骤：步骤S1，规划多个block；步骤S2，设置多个不同的修正值；步骤S3，确定修正值的连线方式，在物理版图实现的过程中，把布线层引到金属布线顶层；步骤S4，样片测试，分别对不同block进行测试，测试完成后挑选出最符合设计目标的block；步骤S5，整个晶圆只需在原来的数据基础上，改动顶层金属mask光罩就可以进行芯片大规模的量产，这样制作方法不仅节省了大量的宝贵时间，有效提高单wafer晶圆成功率和缩短芯片设计周期、降低成本，而且也避免了产能紧张的问题。
一种提高 wafer 圆规多种不同 block 制作方法

[发明专利]ESD保护器件、制作方法及芯片-CN202310182258.7在审
发明人：刘浩文 -专利权人：天狼芯半导体（成都）有限公司
申请日： 2023-02-28 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了一种ESD保护器件、制作方法及芯片，涉及半导体器件技术领域。ESD保护器件包括半导体衬底；分别形成于半导体衬底上的N型阱区和P型阱区；分别形成于N型阱区上的第一N型重掺杂区和第一P型重掺杂区；分别形成于P型阱区上的第二N型重掺杂区和第二P型重掺杂区。第二N型重掺杂区与第一P型重掺杂区相对设置，第二P型重掺杂区与第一N型重掺杂区相对设置。本申请实施例提供的ESD保护器件，不仅可以节省占用芯片的面积，而且可以在ESD保护器件中形成多组并联的寄生的NPN三极管和PNP三极管，从而使得寄生的NPN三极管和PNP三极管的开启电压更小、开启更加均匀，以提高ESD保护器件的稳定性。
esd 保护器件制作方法芯片

[发明专利]使用遂穿场效应晶体管和碰撞电离MOSFET器件的静电放电保护电路-CN202310176637.5在审
发明人： R·斯坦安达姆 -专利权人：意法半导体国际有限公司
申请日： 2017-09-27 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本公开涉及使用遂穿场效应晶体管和碰撞电离MOSFET器件的静电放电保护电路。在使用遂穿场效应晶体管(TFET)或碰撞电离MOSFET(IMOS)的电路中提供静电放电(ESD)保护。这些电路被支持在绝缘体上硅(SOI)和体基底配置中，以用作保护二极管、电源钳位、故障保护电路和切分单元。具有寄生双极型器件的实现方式提供了附加的并行放电路径。
使用场效应晶体管碰撞电离 mosfet 器件静电放电保护电路

[发明专利]集成电路及其形成方法-CN202310009181.3在审
发明人：阿纽拉·维尔马;徐孟楷;胡琦伟 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-01-04 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：一种集成电路包括具有第一宽度的第一电路单元和具有比第一宽度宽至少一个接触多晶硅节距的第二宽度的第二电路单元。第一电路单元的等效电路与第二电路单元的等效电路相同。本申请的实施例还提供了形成集成电路的方法。
集成电路及其形成方法

[发明专利]锗硅异质结双极晶体管低温大信号等效电路模型-CN202211103655.2在审
发明人：周春宇;贾芝飞;王勇;李作为;徐天赋;张佃伟;杨立;文武;王慜 -专利权人：燕山大学
申请日： 2022-09-09 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本发明涉及一种锗硅异质结双极晶体管低温大信号等效电路模型，其包括本征低温NPN晶体管单元、寄生衬底PNP晶体管单元、衬底匹配网络单元、基区‑发射区寄生等效电路单元、基区‑集电区寄生等效电路单元、集电区等效电阻、发射区等效电阻和寄生基区等效电阻，集电区等效电阻两端设有集电极端和第一集电区端，发射区等效电阻RE两端设有发射极端和第一发射区端，寄生基区等效电阻两端设有第一基区端和基极端。本发明借助NPN晶体管和PNP晶体管提出的等效电路模型，能精确反映低温环境下锗硅异质结双极晶体管器件物理本质，准确模拟器件低温特性，适用于极端条件下模拟高频集成电路的仿真设计。
锗硅异质结双极晶体管低温信号等效电路模型

[发明专利]一种低电容低残压TVS器件的制备方法及TVS器件-CN202310055077.8在审
发明人：张啸;李佳豪;蒋骞苑;赵德益;吕海凤;王允;郝壮壮;胡亚莉;张彩霞 -专利权人：上海维安半导体有限公司
申请日： 2023-02-03 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种低电容低残压TVS器件的制备方法及TVS器件，包括：步骤S1，于N型衬底的预定区域形成P型埋层；步骤S2，于上述表面形成外延过渡层，并于外延过渡层上生长N型外延层；步骤S3，于N型外延层中形成SN层、SP层；步骤S4，于N型外延层中刻蚀形成深槽，深槽中原位填充多晶硅，深槽包括两个第一深槽和两个第二深槽；步骤S5，于上述表面淀积介质层、刻蚀接触孔以及淀积金属层。有益效果：本发明创新性的采用NPN结构，通过精确控制隔离深槽的深度保证器件的通流能力，同时降低了钳位电压，可广泛应用于各种高速数据传输端口的保护；在生长有高浓度P型埋层、衬底上获得近乎本征的高阻外延，从而保证器件的低电容特性。
一种电容低残压 tvs 器件制备方法

[发明专利]半导体器件及版图结构-CN202111564844.5在审
发明人：唐力;陈乘;汪玉霞;姜伟;徐静 -专利权人：长鑫存储技术有限公司
申请日： 2021-12-20 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：本公开提供一种半导体器件及版图结构，在半导体器件中将第一类型的保护环设置在第二类型的晶体管的至少一侧、第二类型的保护环设置在第一类型的晶体管的至少一侧，使得半导体版图结构中第一金属层中的多条信号线可以设置在第一电源线和第一接地线之间，并且第二金属层中通过多条第二电源线连接一条第一电源线、多条第二接地线连接一条第一接地线的形式，减少了第一金属层中第一电源线和第一接地线的宽度，进而实现了减少半导体版图结构尺寸的技术效果。
半导体器件版图结构

[发明专利]存储电路有源区与读取端口电路有源区之间具有最小距离以减小面积的静态随机存取存储器（SRAM）位单元电路和SRAM位单元阵列电路-CN202180063394.3在审
发明人： R·比拉达;S·沙玛;C·德塞;S·戈什 -专利权人：高通股份有限公司
申请日： 2021-08-09 - 公布日： 2023-06-23 - 主分类号： H01L27/02 文献下载
摘要：SRAM单元电路在存储电路有源区与读取端口电路有源区之间具有最小距离以减小面积。SRAM单元电路形成在存储电路有源区和读取端口有源区中的FinFET中，存储电路有源区和读取端口有源区各自包括衬底的一个或多个扩散区。设计规则约束限制相邻平行鳍部之间的最小中心到中心距离。SRAM位单元具有减小的总面积，这是因为，存储电路有源区与读取端口有源区之间的距离减小到最小间隔距离，该最小间隔距离在相邻鳍部之间的最小中心到中心距离的1.0倍到2.15倍之间。使间隔距离最小化可以包括将写入存取晶体管的栅极接触部从存储电路有源区与读取端口有源区之间的位置重新定位到与存储电路有源区交叠的位置。
存储电路有源读取端口之间具有最小距离减小面积静态随机存取存储器 sram