[发明专利]形成半导体器件的源漏区外延层及半导体器件的方法

说明书

本发明涉及形成半导体器件的源漏区外延层的方法，涉及半导体集成电路制造技术，首先经外延工艺形成外延层将凹槽填充，然后增加一道光刻刻蚀工艺将凹槽内多余的外延层刻蚀掉，使剩余的外延层构成源漏区的嵌入式外延层的第一层外延层，则第一层外延层能将凹槽的内壁完全覆盖，而使后续形成的第二层外延层与沟道完全隔开，而避免后续工艺中第二层外延层中的掺杂元素扩散进入沟道，从而降低漏电流，提高器件性能。

技术领域

本发明涉及半导体集成电路制造技术，尤其涉及一种形成半导体器件的源漏区外延层的方法。

背景技术

随着技术的发展，器件的关键尺寸(CD)越来越小，器件的工艺节点达28nm以下时，往往需要在源漏区采用嵌入式外延层来改变沟道区的应力，从而提高载流子的迁移率并从而提高器件的性能。对于PMOS器件，嵌入式外延层通常采用锗硅外延层(SiGe)；对于NMOS器件，嵌入式外延层通常采用磷硅外延层(SiP)。

通常在器件的栅极结构形成之后，在栅极结构的两侧先自对准形成凹槽，凹槽通常为∑型结构；之后，再采用外延工艺在凹槽中自对准形成嵌入式外延层。栅极结构通常为栅介质层和多晶硅栅的叠加结构。随着技术的发展，28nm工艺节点以下的栅极结构通常采用HKMG结构，HK表示高介电常数层即栅介质层采用高介电常数层，MG表示金属层。采用HKMG时，通常先在半导体衬底如硅衬底上形成伪栅极结构，伪栅极结构由栅介质层和多晶硅栅叠加而成，之后利用伪栅极结构的自对准定义在伪栅极结构两侧形成凹槽以及在凹槽中形成嵌入式外延层并在嵌入式外延层中进行源漏注入形成源漏极。后续工艺中，如第零层层间膜形成之后，会去除伪栅极结构，之后再在伪栅极结构去除的区域中形成HKMG。

通常，栅极结构或伪栅极结构的多晶硅栅顶部形成有硬质掩模层，嵌入式外延层形成时会选择性形成在凹槽中，在多晶硅栅顶部形成的硬质掩模层表面上不形成嵌入式外延层。嵌入式外延层通常由3层子外延层叠加而成。现有工艺中，嵌入式外延层的第一层外延层、第二层外延层和第三层外延层通常是连续外延生长完成，即在第一层外延层的外延工艺完成之后进行外延工艺参数切换进行第二层外延层的外延生长，之后再进行外延工艺参数切换进行第三层外延层的外延生长。其中，第一层外延层通常是形成在凹槽的内侧表面，第二层外延层将凹槽填充，第三层外延层覆盖在第二层外延层的顶部并通常还会延伸到凹槽的顶部。

具体的请参阅图1a至图1b，图1a至图1b为现有技术的形成嵌入式外延层过程中半导体器件的切面示意图。半导体衬底100由浅沟槽隔离结构200隔离出有源区，在有源区内形成有多个伪栅极结构110，在伪栅极结构110的两侧自对准形成有凹槽120，如图1b所示，在凹槽120内先形成第一层外延层10，然后形成第二层外延层11，最后形成第三层外延层12，通常在第一层外延层10的外延工艺完成之后进行外延工艺参数切换进行第二层外延层11的外延生长，之后再进行外延工艺参数切换进行第三层外延层12的外延生长。目前，为了获得更大的沟道应力以提高载流子迁移速率，一般采用应力临界工程减小外延层与沟道的距离。但是，凹槽120到沟道的距离较小将会导致外延生长第一层外延层10的台阶覆盖能力变差，如图1b中的标号13所示，凹槽120没有被第一层外延层10完全覆盖，在后续的外延生长过程中将会使第二层外延层11直接与沟道接触，而第二层外延层11的掺杂浓度远大于第一层外延层10，在后续的退火过程中将导致掺杂元素扩散进入沟道，而导致漏电流增加，严重影响器件性能，减小漏电流是目前先进工艺如14nm高介电材料金属栅极鳍式场效电晶体的器件的关键瓶颈。目前，仅通过优化外延生长工艺很难使第一层外延层完全覆盖凹槽侧壁。

发明内容