[发明专利]半导体器件以及包括半导体器件的半导体系统

说明书

本公开提供了一种半导体器件以及包括半导体器件的半导体系统。半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件控制测试模式。第一半导体器件输出芯片标识并且接收外部数据。第二半导体器件包括多个存储器芯片。当在测试模式下执行写入操作时，多个存储器芯片中的至少一个基于芯片标识而被激活，以将输入数据储存到多个存储器芯片中已被激活的每一个存储器芯片中。当在所述测试模式下执行读取操作时，多个存储器芯片中的至少两个存储器芯片基于芯片标识而被激活，以输出所储存的输入数据作为外部数据。

相关申请的交叉引用

本申请要求于2018年4月10日提交的申请号为10-2018-0041456的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例总体而言涉及半导体器件和半导体系统，以及更具体地，涉及与测试多个存储器芯片有关的半导体系统。

背景技术

最近，已经制造了三维半导体器件，以增加其集成密度。每个三维半导体器件可以包括层叠的多个半导体芯片，并且多个半导体芯片可以通过垂直穿透多个半导体芯片的穿通硅通孔(TSV)彼此电连接。包括在每个三维半导体器件中的半导体芯片可以通过TSV接收地址信号、命令信号和用于进入测试模式并执行测试操作的其他信号，并且可以通过TSV输出包括一些信息段的信号和/或数据。包括在每个三维半导体器件中的多个半导体芯片可以通过TSV彼此传输信号。在这种情况下，可以减小半导体器件和用于控制半导体器件的控制器之间的信号路径的长度，以防止信号传输速度降低。

同时，在制造三维半导体器件之后，必须测试三维半导体器件，以确认三维半导体器件是否正常工作。在具有多个层叠的半导体芯片的半导体器件的情况下，重要的是减少多个层叠的半导体芯片的测试时间而不降低测试的可靠性。这是因为测试时间影响半导体器件的制造成本。因此，许多努力已经集中在开发一种减少包括TSV的三维半导体器件的测试时间而不降低测试可靠性的方法。

发明内容

根据一个实施例，可以提供一种半导体系统。半导体系统可以包括第一半导体器件和第二半导体器件。第一半导体器件控制测试模式。第一半导体器件输出芯片标识并且接收外部数据。第二半导体器件包括多个存储器芯片。当在测试模式下执行写入操作时，所述多个存储器芯片中的一个或更多个存储器芯片可以基于芯片标识而被激活，以将输入数据储存到多个存储器芯片中已被激活的每个存储器芯片中。当在测试模式下执行读取操作时，多个存储器芯片中的至少两个存储器芯片基于芯片标识而被激活，以输出所储存的输入数据作为外部数据。

根据一个实施例，一种半导体器件可以包括第一组存储器芯片和第二组存储器芯片。第一组存储器芯片被层叠。第一组存储器芯片中的一个或更多个存储器芯片可以在测试模式下的写入操作期间被激活，以将输入数据储存到在第一组存储器芯片中已被激活的每个存储器芯片中。储存在第一组存储器芯片的一个存储器芯片(其由芯片标识来激活)中的输入数据可以在读取操作期间通过第一主焊盘被输出为第一外部数据。第二组存储器芯片被层叠。第二组存储器芯片中的一个或更多个存储器芯片可以在测试模式下的写入操作期间被激活，以将输入数据储存到在第二组存储器芯片中已被激活的每个存储器芯片中。储存在第二组存储器芯片中的一个存储器芯片(其由芯片标识来激活)中的输入数据可以在读取操作期间通过第二主焊盘被输出为第二外部数据。

附图说明

图1是示出根据本公开的实施例的半导体系统的配置的框图。

图2是示出图1的半导体系统中包括的第一存储器芯片的配置的框图。

图3是示出图2的第一存储器芯片中包括的ID创建电路的配置的电路图。

图4是示出图2的第一存储器芯片中包括的输出控制电路的配置的框图。

图5是示出图4的输出控制电路中包括的复位信号发生电路的配置的电路图。