[发明专利]SiGeC应力引入的直接带隙Ge沟道CMOS集成器件及其制备方法有效
| 申请号： | 201610487256.9 | 申请日： | 2016-06-28 |
| 公开（公告）号： | CN107546176B | 公开（公告）日： | 2019-12-31 |
| 发明（设计）人： | 蔡丽莹;宋建军;黄云霞;胡辉勇;宣荣喜;张鹤鸣 | 申请（专利权）人： | 西安电子科技大学 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L27/092 |
| 代理公司： | 61230 西安嘉思特知识产权代理事务所(普通合伙) | 代理人： | 刘长春 |
| 地址： | 710071 陕西省西安市*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | sigec 应力 引入 直接 ge 沟道 cmos 集成 器件 及其 制备 方法 | ||
【权利要求书】：
1.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件的制备方法，其特征在于，包括：
S101、选取单晶(001)Si衬底；
S102、在275℃～325℃下在所述单晶Si衬底上外延生长厚度为50nm第一Ge层，以避免晶体质量损失；
S103、在500℃～600℃下，在所述第一Ge层上生长厚度为900～950nm的第二Ge层；
S104、在750℃～850℃下，在H2气氛中退火10～15分钟；
S105、在75℃的H2O2溶液中，浸入时间为10分钟，在所述第二Ge层表面形成GeO2钝化层；
S106、利用CVD工艺在GeO2钝化层淀积一层厚度为200nm的Si3N4材料；
S106、光刻浅槽隔离区，利用干法刻蚀工艺，在所述Si3N4材料、所述GeO2钝化层及所述第二Ge层内刻蚀出深度为300～500nm的浅槽；
S107、在750～850℃下，利用CVD工艺在所述浅槽内淀积SiO2材料并填满所述浅槽；
S108、利用CMP工艺对所述浅槽外的SiO2材料进行平坦化处理；
S109、在180℃下采用热磷酸湿法刻蚀工艺去除Si3N4材料；
S110、利用离子注入工艺在所述GeO2钝化层表面特定区域注入B离子，形成P型区域从而形成NMOS有源区；
S111、利用原子层淀积工艺在所述GeO2钝化层表面生长厚度为2～4nm的HfO2材料作为栅介质层；
S112、利用CVD工艺，在750℃～850℃下生长厚度为100～110nm TaN材料作为栅极层；
S113、利用选择性刻蚀工艺刻蚀指定区域的所述TaN材料、所述HfO2材料及所述GeO2钝化层形成PMOS栅极和NMOS栅极；
S114、在所述第二Ge层和所述NMOS栅极和所述PMOS栅极表面淀积厚度为10～20nm的SiO2材料；
S115、利用CVD工艺在所述SiO2材料表面淀积厚度为20～30nm的Si3N4材料；
S116、采用选择性刻蚀工艺刻蚀除所述NMOS栅极和所述PMOS栅极顶部及侧墙处所以外的SiO2材料和Si3N4材料，在所述NMOS栅极表面和所述PMOS栅极表面形成栅极保护层；
S117、在整个衬底表面涂抹光刻胶，利用光刻工艺曝光光刻胶，保留所述NMOS栅极表面和所述PMOS栅极表面的光刻胶；
S118、利用感应耦合等离子体刻蚀工艺刻蚀所述整个衬底表面的所述第二Ge层，形成Ge台阶；
S119、去除表面光刻胶；
S120、在500℃～600℃下，以硅烷、锗烷为气源，采用分子束外延工艺在所述Ge台阶周围生长厚度为20nm的Si0.24Ge0.73C0.03材料；
S121、利用湿法刻蚀工艺去除所述SiO2材料和所述Si3N4材料形成的所述栅极保护层；
S122、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行B离子注入形成PMOS源漏极，去除光刻胶；
S123、在所述第二Ge层表面涂抹光刻胶，利用自对准工艺进行P离子注入形成NMOS源漏极，去除光刻胶；
S124、利用CVD工艺淀积厚度为20～30nm的BPSG以形成介质层；
S125、采用硝酸和氢氟酸刻蚀所述介质层形成PMOS源漏接触孔和NMOS源漏接触孔；
S126、利用电子束蒸发工艺淀积厚度为10～20nm金属W，形成PMOS源漏接触和NMOS源漏接触；
S127、利用选择性刻蚀工艺刻蚀掉指定区域的金属W，形成源漏区电极；
S128、采用CVD工艺淀积20～30nm的SiN材料，最终形成所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件。
2.一种SiGeC应力引入的直接带隙Ge沟道CMOS集成器件，其特征在于，包括：单晶Si衬底层、第一Ge层、第二Ge层及Si0.24Ge0.73C0.03层、GeO2钝化层、HfO2栅介质层、TaN栅极层；其中，所述SiGeC应力引入的直接带隙Ge沟道CMOS集成器件由权利要求1所述的方法制备形成。
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- 一种多阈值电压晶体管及其形成方法，其中方法包括：提供基底，所述基底表面具有层间介质层和贯穿层间介质层的第一开口、第二开口、第三开口、第四开口、第五开口和第六开口，第一开口和第二开口底部的基底中掺杂有第一离子，第四开口和第五开口底部的基底中掺杂有第二离子；在六个开口的侧壁和底部依次叠层形成第一P型功函数层、第一阻挡层和第二P型功函数层；去除第一、四、五和六开口中的第二P型功函数层后，去除第四、五和六开口中的第一阻挡层；之后在六个开口的侧壁和底部依次叠层形成第一N型功函数层和第二N型功函数层；去除第一、二、三和四开口中的第二N型功函数层。所述方法简化了工艺并提高了性能。
- 半导体器件和其制造方法-201910504880.9
- 朴永珉;吕京奂;尹钟密;李化成 - 三星电子株式会社
- 2019-06-12 - 2019-12-27 - H01L21/8238
- 本发明构思的一些示例实施方式提供了一种半导体器件及其制造方法。该半导体器件包括：包括至少第一区域的衬底；第一有源图案和从第一区域垂直突出的第一虚设图案；器件隔离层，填充衬底的第一沟槽、第二沟槽和第三沟槽；和与第一有源图案相交的栅电极。第一沟槽在第一区域上限定第一有源图案，第二沟槽限定第一区域的第一侧壁，第三沟槽限定第一区域的第二侧壁，第二侧壁与第一侧壁相反。第一虚设图案的侧壁可以与第一区域的第二侧壁对准，第一区域的第二侧壁的顶部的水平可以高于第一区域的第一侧壁的顶部的水平。
- 一种半导体器件及其制造方法、电子装置-201410538688.9
- 张海洋;郑喆 - 中芯国际集成电路制造(上海)有限公司
- 2014-10-13 - 2019-12-24 - H01L21/8238
- 本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有NMOS区和PMOS区的半导体衬底，在其上形成有栅极结构以及位于栅极结构两侧的侧壁结构；在半导体衬底上形成掩膜层，覆盖栅极结构和侧壁结构；蚀刻去除覆盖在PMOS区的掩膜层；实施第一灰化处理，以去除所述蚀刻所产生的残留于PMOS区的半导体衬底和侧壁结构的表面的聚合物；在露出的PMOS区的栅极结构两侧的半导体衬底中形成U形凹槽；实施第二灰化处理，以去除残留于U形凹槽的侧壁和底部的所述聚合物；蚀刻U形凹槽，以形成∑状凹槽。根据本发明，可以有效控制∑状凹槽的最宽处的尺寸，同时使形成的∑状凹槽的侧壁和底部的表面有利于后续嵌入式锗硅的外延生长。
- 一种半导体器件及其制造方法-201510615979.8
- 李勇 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
- 2015-09-24 - 2019-12-24 - H01L21/8238
- 本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。包括：提供具有第一器件类型区域和第二器件类型区域的半导体衬底，去除第一伪栅极结构和第二伪栅极结构，以分别形成第一栅极沟槽和第二栅极沟槽；在第一栅极沟槽和第二栅极沟槽的底部和侧壁上形成高k介电层；在第二栅极沟槽内填充牺牲材料层；在第一栅极沟槽内的所述高k介电层上依次形成第一阻挡层、第一功函数层，并在所述第一栅极沟槽内填充第一金属栅极层；完全去除牺牲材料层；在第二栅极沟槽内的高k介电层上依次形成第二功函数层和第二阻挡层；在第二栅极沟槽内填充第二金属栅极层。本发明的方法可以提高PMOS区域的金属栅极的填充性能，有利于改善NMOS的不匹配特性。
- 一种半导体器件及其制造方法-201610020744.9
- 黄河;李海艇;朱继光 - 中芯国际集成电路制造(上海)有限公司;中芯集成电路(宁波)有限公司
- 2016-01-13 - 2019-12-24 - H01L21/8238
- 本发明提供一种半导体器件及其制造方法，涉及半导体技术领域。包括：在器件衬底的正面上形成多层III‑V族半导体膜层，包括依次形成III‑V族半导体第一缓冲层、III‑V族半导体第一阻挡层、III‑V族半导体沟道层、III‑V族半导体第二阻挡层、III‑V族半导体器件层；在器件衬底的正面所述多层III‑V族半导体膜层中形成前端器件；对器件衬底的背面进行减薄处理，以去除所有的器件衬底；去除III‑V族半导体第一缓冲层和III‑V族半导体第一阻挡层，以暴露III‑V族半导体沟道层。本发明的方法采用与硅工艺兼容的高迁移率III‑V族半导体材料代替硅沟道，提高了半导体器件的性能。
- 制作半导体元件的方法-201810601536.7
- 蔡宗洵 - 联华电子股份有限公司
- 2018-06-12 - 2019-12-20 - H01L21/8238
- 本发明公开一种制作半导体元件的方法，其包括形成第一氧化层于高电压区与低电压区上；进行原子层沉积制作工艺形成第二氧化层于所述第一氧化层上，所述原子层沉积制作工艺功率介于50至400瓦；进行退火制作工艺，所述退火制作工艺温度介于80至500摄氏度；移除覆盖所述低电压区的部分所述第一氧化层与所述第二氧化层；形成第三氧化层于所述高电压区与低电压区上；以及形成栅极结构于所述高电压区与低电压区上，以形成高电压晶体管与低电压晶体管。采用本发明提供的方法可以有效减少原子层沉积制作工艺所导致的离子累积，进而避免后续制作工艺步骤对基板损伤的催化。
- 一种半导体器件及其制作方法和电子装置-201510976485.2
- 纪世良 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
- 2015-12-23 - 2019-12-17 - H01L21/8238
- 本发明涉及一种半导体器件及其制作方法和电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有NMOS区域和PMOS区域，其中，在所述NMOS区域和所述PMOS区域上均形成有虚拟栅极以及填充所述虚拟栅极之间间隙的层间介电层，在所述PMOS区域上形成有图案化的硬掩膜层，以露出所述NMOS区域中的所述虚拟栅极；步骤S2：去除所述NMOS区域中露出的所述虚拟栅极，以形成NMOS虚拟开口；步骤S3：选用HBr、NF
- 一种半导体器件及其制造方法-201510976849.7
- 李勇;洪中山 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
- 2015-12-23 - 2019-12-17 - H01L21/8238
- 本发明提供一种半导体器件及其制造方法，包括：在半导体衬底表面上形成有第一鳍片和第二鳍片；在半导体衬底的表面上以及第一鳍片和第二鳍片暴露的表面上依次形成掺杂第一导电类型掺杂杂质的第一外延层和第一衬垫层；去除第一区域内的第一衬垫层和第一外延层；在与第一区域对应的半导体衬底的表面上和第一鳍片暴露的表面上依次形成掺杂第二导电类型掺杂杂质的第二外延层和盖帽层；在半导体衬底的表面上形成牺牲层；去除牺牲层上方的盖帽层、第二外延层、第一衬垫层和第一外延层；去除牺牲层，进行退火处理，去除第一衬垫层和盖帽层；在半导体衬底的表面上形成浅沟槽隔离结构。本发明的方法，避免了离子注入对鳍片造成的损伤，提高了器件的性能。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
