[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2012年6月4日向韩国知识产权局提交的申请号为10-2012-0059920的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的各个实施例总体而言涉及一种半导体器件及其制造方法，并且涉及一种具有源极层的三维半导体器件及其制造方法。

背景技术

非易失性存储器件即使在电源缺失的情况下也可以保留储存在其中的数据。随着制造二维存储器件即具有以单层形式制造在硅衬底上的存储器单元的集成度达到极限，提出了三维结构的非易失性存储器件，其具有垂直层叠在硅衬底上的存储器单元。

以下将参照图1A和图1B来描述已知的三维（3D）非易失性存储器件的结构。

图1A是一种现有3D非易失性存储器件的结构的立体图。图1B是单个存储串的电路图。

如图1A所示，现有3D非易失性存储器件具有多个U形沟道层CH，每个U形沟道层CH包括形成在管道栅PG中的管道沟道层P_CH以及与管道沟道层P_CH耦接的第一和第二垂直沟道层V_CH。另外，现有3D非易失性存储器件还可以包括一个接一个地层叠且包围第一和第二垂直沟道层V_CH的字线WL、层叠在字线WL之上的源极选择线SSL和漏极选择线DSL、源极线SL、以及位线BL。

如图1B所示，漏极选择晶体管DST、存储器单元MC、管道晶体管P_Tr以及源极选择晶体管SST形成单个存储串。存储串具有U形。在相关领域中，由于存储串具有U形，所以提供管道晶体管P_Tr主要是为了将沿着第一垂直沟道层V_CH层叠的源极侧存储器单元MC与沿着第二垂直沟道层V_CH层叠的漏极侧存储器单元MC彼此耦接。

然而，除了形成存储器单元的工艺之外，还需要另外的形成管道晶体管的工艺，因而增加了工艺的次数。另外，难于控制这些管道晶体管的阈值电压。

图2A是一种现有3D非易失性存储器件的结构的立体图。图2B是单个存储串的电路图。

如图2A所示，该现有3D非易失性存储器件包括顺序层叠在包括了源极区S的衬底SUB上的下选择线LSL、字线WL以及上选择线USL。另外，该现有3D非易失性存储器件还可以包括垂直沟道层CH、存储器层（未示出）和位线BL。垂直沟道层CH可以穿通下选择线LSL、字线WL以及上选择线USL。存储器层可以包围垂直沟道层CH的侧壁。位线BL可以与垂直沟道层CH的上表面耦接。

如图2B所示，下选择晶体管LST、存储器单元MC、以及上选择晶体管UST形成单个存储串。存储串可以垂直地延伸。

然而，就现有3D非易失性存储器件而言，执行有关于制造存储器层和垂直沟道层的工艺是不易的。具体地，对于已知的存储器件，在形成沟道孔使得它们穿通交替层叠的层间绝缘层和导电层之后，沿着沟道孔的内表面形成存储器层。随后，可以去除形成在沟道孔的下表面上的存储器层以暴露出源极区S，并且形成垂直沟道层CH。然而，难于执行对具有高的高宽比的沟道孔的下表面上的存储器层进行刻蚀的工艺。另外，在刻蚀工艺期间可能发生对沿着沟道孔的内壁形成的存储器层的破坏，因而使存储器单元的特性劣化。

发明内容

本发明的一个实施例涉及一种不具有管道晶体管并易于制造的半导体器件及其制造方法。

根据一个实施例的半导体器件包括：第一源极层；至少一个第二源极层，所述第二源极层大体形成在第一源极层中；多个导电层，所述多个导电层大体层叠在第一源极层之上；沟道层，所述沟道层穿通所述多个导电层并与第二源极层耦接；以及至少一个第三源极层，所述第三源极层大体形成在第二源极层中，其中，所述第三源极层穿通第二源极层并与第一源极层耦接。根据另一个实施例的半导体器件包括：绝缘层；至少一个第一源极层，所述至少一个第一源极层大体形成在绝缘层中；多个导电层，所述多个导电层大体层叠在绝缘层之上；沟道层，所述沟道层穿通所述多个导电层并与第一源极层耦接；以及第二源极层，所述第二源极层大体形成在第一源极层中。

一种半导体器件包括：第一导电层；半导体层，将所述半导体层分成水平区域和垂直区域，在所述水平区域中半导体层包围第一导电层的外表面，所述垂直区域从第一导电层的上表面突出；多层绝缘层，所述多层绝缘层包围半导体层的外表面；以及多个第二导电层，所述多个第二导电层包围半导体层的垂直区域并与插入其之间的多层绝缘层层叠。