[发明专利]半导体器件和用于制造半导体器件的方法

说明书

技术领域

本公开涉及具有多层结构的半导体器件和用于制造该半导体器件的方法。

背景技术

在半导体器件微型化的趋势中，近年来关注于超越摩尔定律的研究，该研究相对于基底在竖直方向上堆叠元件并且以三维方式连接配线，以替代于以“通过掩膜处理中的进一步微型化实现更高的集成度”为目的的延续摩尔定律研究。

当晶圆级的封装技术开发取得进展时，三维方向上的层叠能够减少元件之间的RC，并且允许降低成本。

例如，日本特开平No.11-261000公开了首先在第一层的晶圆中形成埋入配线并且在晶圆处理结束后通过研磨Si基底露出埋入的配线。然后，在露出的配线上形成突出部，并且第一层的晶圆被层叠到第二层的晶圆，所述晶圆的制造方法类似。经由突出部建立第一层与第二层之间的电连接。

另外，Suntharalingam，V.、Berger，R.、Clark，S.、Knecht，J.、Messier，A.、Newcomb，K.、Rathman，D.、Slattery，R.、Soares，A.、Stevenson，C.、Warner，K.、Young，D.、Lin Ping Ang、Mansoorian，B.和Shaver，D.在ISSCC2009发表的“四侧可倾斜背光照明3D集成多像素CMOS图像传感器(A4-side tileable back illuminated 3D-integrated Mpixel CMOS image sensor)”公开了一种方法，该方法制成孔，从而在将电路层叠在一起后与每个晶圆中预先设置的导电垫接触或贯穿所述导电垫，并且通过在所述孔中埋入导电材料而在晶圆之间建立电连接。

一些半导体器件具有称为密封环或保护环的结构，所述密封环或保护环形成在芯片的周缘部分中，以防止由于半导体器件被分割为单件时产生的裂纹伤及器件，或防止水从侧表面侵入器件。

密封环例如由多层配线区域中的配线和用于连接这些配线件中的每一个的连接件组成，所述多层配线区域通过在半导体元件上交替布置绝缘层和配线层而形成，所述连接件贯穿层间绝缘膜。

例如，日本特开2006-140404公开了将密封环布置在配线层中并且在密封环的外侧上形成贯穿保护膜并到达在低介电常数膜与保护膜之间的位置的凹槽。这旨在通过该凹槽和密封环来阻止具有低介电常数中间层的结构的晶圆被划片时产生的裂纹的发展。由此阻止划片时的剥离。

在如日本特开平11-261000中公开的方法那样以三维方式进行配线的方法中，元件相对于基底在竖向上层叠。由此，器件本身的厚度比以往的厚度大，使得划片时间增加并且可增大划片时对器件的冲击。因此，趋于产生裂纹，并且需要更可靠地防止裂纹。

另外，当以三维方式进行配线时，多个器件区域相对于基底的主表面在竖直方向上形成，从而所述区域中的每个区域需要被保护。但是，上面日本特开2006-140404中公开的方法并未考虑该问题，由此在技术并不令人满意。

发明内容

着眼于上述的几点，期望提供一种半导体器件和制造该半导体器件的方法，其能够阻止裂纹的发展，即使在元件以三维方式布置时也是如此。

根据本发明的实施方式的半导体器件包括：第一叠层，所述第一叠层具有在基底上形成的配线层；第二叠层，所述第二叠层具有在基底上形成的配线层，所述第二叠层的主表面被接合到所述第一叠层的主表面。

根据本公开的的实施方式的半导体器件还包括功能元件，所述功能元件布置在所述第一叠层和所述第二叠层中的至少一个中。

然后，当从与所述第一叠层和所述第二叠层的主表面垂直的方向上观察时，所述气隙被布置在所述第一叠层和所述第二叠层的电路形成区域的外侧。

根据本公开的实施方式的用于制造半导体器件的方法是用于制造上述半导体器件的方法。所述用于制造半导体器件的方法首先形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少一个中布置的功能元件。

之后，将所述第一叠层的主表面与所述第二叠层的主表面彼此接合。然后，将贯穿所述第一叠层和所述第二叠层的交界部并且具有在所述第一叠层和所述第二叠层中的一个的主表面中的开口的凹槽布置在所述第一叠层和所述第二叠层的电路形成区域的外侧上，所述主表面位于所述第一叠层和所述第二叠层中的一个的所述接合表面的反向侧上。

用于制造半导体器件的另一方法形成具有在基底上形成的配线层的第一叠层、具有在基底上形成的配线层的第二叠层、和在所述第一叠层和所述第二叠层中的至少一个中布置的功能元件。