[发明专利]半导体装置及其制造方法

说明书

本申请享受以日本特许申请2011-199238号(申请日：2011年9月13日)为基础申请的优先权。本申请参照该基础申请，将基础申请的全部内容包括在内。

技术领域

本发明涉及半导体装置及其制造方法。

背景技术

对于用于电力控制的半导体装置，要求对高电压具有耐性和为了抑制电力损失而降低导通电阻。另一方面，半导体装置中的高耐压化和导通电阻的降低是要求相反物性的请求，该设计中存在权衡取舍(trade-off)。

例如，60～250V系的功率MOSFET也是，相对于漏极·源极间电压V_dss及导通电阻R_onA而言，漂移层的电阻占主导地位。而且，通过在漂移层中使用低浓度的外延层(epitaxial layer)虽然能够提高耐压，但会导致导通电阻增大。因此，一直在研究同时实现高耐压和低导通电阻的新颖的构造。然而，具有其构造变得复杂而制造成本增大的倾向。因此，需要有能够同时实现高耐压和低导通电阻且容易制造的半导体装置。

发明内容

本发明的实施方式提供一种能够同时实现高耐压和低导通电阻且容易制造的半导体装置及其制造方法。

实施方式所涉及的半导体装置具备：第一导电型的半导体层；第二导电型的第一半导体区域，设置在所述半导体层之上；以及第一导电型的第二半导体区域，选择性地设置在所述第一半导体区域的表面。并且，在所述半导体层设置的沟槽的内部，第一控制电极，隔着绝缘膜与所述第一半导体区域及所述第二半导体区域对置；以及第二控制电极，朝向所述沟槽的所述底面延伸，位于比所述第一控制电极靠近所述底面侧的位置。所述半导体层具有第一部分，该第一部分设置在所述第一半导体区域的端部与所述第二控制电极的位于所述底面侧的端部之间的深度处，与所述半导体层的其他部分相比第一导电型的载流子浓度低。

根据本发明的实施方式，能够提供一种能够同时实现高耐压和低导通电阻且容易制造的半导体装置及其制造方法。

附图说明

图1是示意性地表示第一实施方式所涉及的半导体装置的剖视图。

图2是表示第一实施方式所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。

图3是表示比较例所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。

图4是表示其他比较例所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。

图5是示意性地表示第一实施方式所涉及的半导体装置的制造过程的剖视图。

图6是示意性地表示与图5接续的制造过程的剖视图。

图7是示意性地表示与图6接续的制造过程的剖视图。

图8是示意性地表示与图7接续的制造过程的剖视图。

图9是示意性地表示与图8接续的制造过程的剖视图。

图10是示意性地表示第二实施方式所涉及的半导体装置的剖视图。

图11是示意性地表示第二实施方式所涉及的半导体装置的制造过程的剖视图。

图12是示意性地表示第三实施方式所涉及的半导体装置的剖视图。

图13是表示第三实施方式所涉及的半导体装置的载流子浓度分布和电场分布的曲线图。

图14是示意性地表示第三实施方式的变形例所涉及的半导体装置的剖视图。

具体实施方式

下面，参照附图说明本发明的实施方式。另外，对于附图中的同一部分赋予同一符号，适当省略详细说明，对不同的部分进行说明。在下面的实施方式中，使用将第一导电型设为n型、将第二导电型设为p型的例子进行说明，然而不限于此，也可以将第一导电型设为p型，将第二导电型设为n型。

[第一实施方式]

图1是示意性地表示第一实施方式所涉及的半导体装置100的剖视图。如该图所示，半导体装置100是具备场板电极(FP电极)9的沟槽栅型的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属-氧化物-半导体场效应晶体管)。

半导体装置100具备：设置在n⁺漏层2之上的n型漂移层3(第一导电型的半导体层)；设置在n型漂移层3之上的p型基区(base area)15(第一半导体区域)；以及在p型基区15的表面上选择性地设置的n型源区(source area)17(第二半导体区域)。