[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种采用两次侧墙掩蔽图形来制备纳米线条的方法。

背景技术

随着时间的发展，公众对于以CMOS为代表的半导体器件的性能要求越来越高，促使主流CMOS工艺中器件结构发生了日新月异的变化。例如，130nm以上工艺时就已经采用了金属硅化物来降低源漏接触电阻，90nm至45nm工艺时则引入超浅结(USJ)和应力层以提高沟道区载流子迁移率，45nm至28nm工艺时进一步引入了高介电常数(高k)做栅极绝缘层并且采用先栅工艺或者后栅工艺来制作金属栅极，在22nm至15nm时则采用了例如FinFET的多栅极结构来增强栅极对于沟道的控制，在15nm以下的未来技术则包括应用III-V族化合物以提高驱动能力、沟道FET以降低栅控电压、纳米线(NW)结构以实现器件超小型化等等。

例如，常规的MOSFET以体硅为衬底，耗尽区较厚，容易形成寄生晶体管影响器件特性。为此，发展出了SOI MOSFET，不存在闩锁效应、具有更高工作速度、具有低功耗、抗辐照以及可以实现三维立体集成等优点。进一步地，提出了双栅SOI MOSFET，通过在埋氧层(BOX)中增设底部栅极，减小了短沟道效应、漏感应势垒降低效应从而增强了等比例缩小的能力，具有较低的结电容，能够实现沟道轻掺杂，可以通过金属栅电极的功函数来调整阈值电压，与SOI MOSFET相比提高了近一倍的驱动电流，此外对于等效氧化层厚度(EOT)的工艺要求也较低。因此，发展多栅器件以提高器件性能，是大势所趋。

现有的多栅器件一般分为：a)双栅器件，例如GAA、SON等上下双层栅极器件，MIGFET等左右双层栅极器件，以及FinFET等；b)三栅器件，例如三栅MOSFET、π型栅器件、Ω型栅器件等；c)包围栅器件，例如四重环栅器件、圆环栅器件、以及多桥/堆叠的纳米线FET。这些不同的器件结构往往需要不同的衬底材料，例如体硅、SOI等，因此造成了工艺复杂、不兼容。

此外，为了控制短沟道效应，通常需要栅极的厚度小于栅长度，例如FinFET中翅片栅极通常为长条薄片状。随着尺寸不断减小，等比例缩减的要求越来越高，对于以FinFET为代表的小尺寸器件栅极的光刻与刻蚀图形化技术要求也越来越高。虽然利用侧墙掩蔽刻蚀技术可以将特征尺寸做到光刻极限尺寸以下，但是对于15nm以下的超小超薄器件，现有技术仍面临重大挑战。

发明内容

由上所述，本发明的目的在于提供一种高效精确、工艺简单、且兼容性高的纳米线条制作方法。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成第二组硬掩膜层；在第二组硬掩膜层上形成第一组硬掩膜层；光刻/刻蚀第一组硬掩膜层，形成第一组线条；以第一组线条为掩膜，光刻/刻蚀第二组硬掩膜层，形成第二组线条，其中第二组线条宽度小于第一组线条宽度；以第二组线条为掩膜，刻蚀衬底，形成鳍片。

其中，第一组硬掩膜层包括第一硬掩膜层和第二硬掩膜层，第二组硬掩膜层包括第三硬掩膜层和第四硬掩膜层。

其中，形成第一组线条的步骤具体包括：光刻/刻蚀第四硬掩膜层，在第三硬掩膜层上形成第四硬掩膜图形；在第四硬掩膜图形两侧形成第一侧墙；去除第四硬掩膜图形；以第一侧墙为掩膜，刻蚀第三硬掩膜层并去除第一侧墙，在第二硬掩膜层上留下独立的第三硬掩膜图形，构成第一组线条，其中，第一组线条的宽度等于第一侧墙的宽度，且小于第四硬掩膜图形的宽度。

其中，形成第二组线条的步骤具体包括：在第一组线条两侧形成第二侧墙；去除第一组线条；以第二侧墙为掩膜，刻蚀第二硬掩膜层并去除第二侧墙，在第一硬掩膜层上留下独立的第二硬掩膜图形，构成第二组线条，其中，第二组线条的宽度等于第二侧墙的宽度，且小于第一组线条的宽度。

其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选择依照以下原则：任何相邻的两层材质不同。

其中，衬底、第一硬掩膜层、第二硬掩膜层、第三硬掩膜层、第四硬掩膜层、第一侧墙以及第二侧墙的材质选自以下范围：硅基材料、氧化硅、氮化硅、氮氧化硅。

其中，硅基材料包括单晶硅、非晶硅、微晶硅、低温多晶硅、高温多晶硅。

其中，第一组硬掩膜层和/或第二组硬掩膜层的形成方法包括LPCVD、PECVD、HDPCVD、ALD、低温化学物热分解沉积、溅射、蒸发。

依照本发明的半导体器件制造方法，采用多重结构掩膜，以两次侧墙掩蔽来刻蚀图形化，从而获得了小于光刻极限尺寸的纳米线条。工艺简单，精度高，并且兼容性高。

附图说明