[发明专利]金属氧化物半导体晶体管与其形成方法

说明书

技术领域

本发明涉及一种金属氧化物半导体(metal oxide semiconductor，MOS)晶体管以及其形成方法，特别是涉及一种具有弯曲底面的金属硅化物的金属氧化物半导体晶体管及其形成方法。

背景技术

随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子穿隧效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制沟道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。

而传统的栅极材料多晶硅则面临硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(depletion effect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配High-K栅极介电层的控制电极。

传统金属栅极的工艺依照高介电常数层的形成时序，又可概分为「前高介电常数层(high-k first)」或「后高介电常数层(high-k last)」。在已知「后高介电常数层」工艺中，高介电常数层形成之后还会进行高温退火工艺(annealing)，以提升高介电常数层的品质。然而，此高温退火工艺对于已经形成的元件容易造成损害，特别是金属硅化物(silicide)等元件，而影响了晶体管的品质。

发明内容

本发明于是提出一种MOS晶体管以及其制造方法，以解决上述问题。

根据本发明的实施例，本发明提供了一种金属氧化物半导体晶体管，包括基底、栅极介电层、栅极、源极/漏极区、金属硅化物层以及接触金属层。栅极介电层设置于基底上，且栅极设置于栅极介电层上。源极/漏极区设置于栅极的两侧的基底中。金属硅化物层设置于该源极/漏极区上，其中金属硅化物层具有弯曲的底面。

根据本发明的实施例，本发明还提供了一种形成金属氧化物半导体晶体管的方法。首先提供基底，基底中具有晶体管，晶体管包括栅极介电层、设置于栅极介电层上的栅极、以及设置于栅极两侧的基底中的源极/漏极区。接着于基底上形成牺牲层覆盖晶体管，并移除部分的牺牲层以暴露源极/漏极区。最后于暴露的源极/漏极区中形成金属硅化物层。

本发明所提供金属氧化物半导体晶体管的制作方法中，金属硅化物层优选是在狭小的空间中形成，例如在接触洞中形成，故可具有前述的底面弯曲的结构。此外，本发明的金属硅化物层是在形成高介电常数层之后才形成，故金属硅化物层并不会被高介电常数层的热退火步骤所影响，可确保金属硅化物层的品质。

附图说明

图1与图8绘示了本发明第一实施例中形成金属氧化物半导体晶体管的步骤示意图。

图9与图10绘示了本发明第二实施例中形成金属氧化物半导体晶体管的步骤示意图。

附图标记说明

300基底326高介电常数层

302浅沟槽隔离328功函数金属层

304介质层329介电层

306虚置栅极330低电阻层

308盖层332接触洞

310衬垫层334金属硅化物层

312间隙壁334a顶面

314轻掺杂源极/漏极区 334b底面

316掩模层335保护层

318源极/漏极区 336阻障层

320第二凹槽338接触金属层

322外延层339接触插栓

324牺牲层339b底面

325凹槽340MOS晶体管

具体实施方式

为使本领域的一般技术人员能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。