[发明专利]半导体器件制作方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种半导体器件制作方法。

背景技术

随着半导体芯片的集成度不断提高，晶体管的特征尺寸随之不断缩小。当进入到130纳米技术节点之后，受到铝的高电阻特性的限制，铜互连逐渐替代铝互连成为金属互连的主流。由于铜的干法刻蚀工艺不易实现，铜互连线的制作方法不能像铝互连线那样通过刻蚀金属层而获得，现在广泛采用的铜互连线的制作方法是称作大马士革工艺的镶嵌技术。该大马士革工艺包括只制作金属导线的单大马士革工艺和同时制作通孔(也称接触孔)和金属导线的双大马士革工艺。具体的说，单大马士革结构(也称单镶嵌结构)仅是把单层金属导线的制作方式由传统的方式(金属刻蚀+介质层填充)改为镶嵌方式(介质层刻蚀+金属填充)，而双镶嵌结构则是将通孔以及金属导线结合在一起，如此只需一道金属填充步骤。制作双镶嵌结构的常用方法一般有以下几种：全通孔优先法(Full VIA First)、半通孔优先法(Partial VIA First)、金属导线优先法(Full Trench First)以及自对准法(Self-alignment method)。

如图1所示，现有的一种金属导线制作工艺包括如下步骤：首先，在半导体衬底100上首先沉积介质层110；然后通过光刻和刻蚀工艺在介质层110中形成金属导线槽；随后沉积金属层，所述金属层填充到金属导线槽内并且在所述介质层110表面也沉积了金属；接着，进行化学机械研磨(CMP)工艺去除所述介质层110上的金属，从而在所述金属导线槽内制成了金属导线140。

如上所述，在大马士革工艺中需要利用化学机械研磨工艺，以最终形成镶嵌在介质层110中的金属导线140。然而，因为金属和介质层材料的移除率一般不相同，因此对研磨的选择性会导致不期望的凹陷(dishing)和侵蚀(erosion)现象。凹陷时常发生在金属减退至邻近介质层的平面以下或超出邻近介质层的平面以上，侵蚀则是介质层的局部过薄。凹陷和侵蚀现象易受图形的结构和图形的密度影响。因此，为了达到均匀的研磨效果，要求半导体衬底上的金属图形密度尽可能均匀，而产品设计的金属图形密度常常不能满足化学机械研磨均匀度要求。目前，解决的方法是在版图的空白区域填充冗余金属线图案来使版图的图形密度均匀化，从而在介质层110中形成金属导线140的同时还形成冗余金属线(dummy metal)150，如图2所示。但是，冗余金属线虽然提高了图形密度的均匀度，但是却不可避免地引入了额外的金属层内和金属层间的耦合电容。

为了减少额外的耦合电容带给器件的负面影响，在设计冗余金属时要尽可能减少冗余金属的填充数量，并且使主图形(金属导线图形)与冗余金属间距尽可能大。然而主图形与冗余金属的间距过大又会导致局部区域的图形密度不均匀，影响化学机械研磨工艺的局部区域平坦度。在给定线宽条件下，各种线条图形的焦深(DOF)工艺窗口有下列关系：密集线条＞半密集线条＞孤立线条。利用这个关系，在半密集线条和孤立线条旁增加辅助图形可以扩大半密集线条和孤立线条的工艺窗口。即，辅助图形可以扩大半密集线条和孤立线条的光刻工艺窗口，改善金属的化学机械研磨的局部区域平坦度，但是也会导致较大的金属层内和金属层间的耦合电容。

发明内容

本发明提供一种半导体器件制作方法，以有效地扩大光刻工艺窗口并且减少或完全消除冗余金属线填充引入的金属层内和金属层间的耦合电容。

为解决上述技术问题，本发明提供一种半导体器件的制作方法，包括：

本发明在达到均匀的研磨效果的前提下，减小了冗余金属线和辅助图形冗余金属线的高度(厚度)，或者完全去除冗余金属槽和辅助图形冗余金属槽内的金属层，从而有效地扩大光刻工艺窗口，并且减少或完全消除冗余金属线和辅助图形冗余金属线填充引入的金属层内和金属层间的耦合电容。

附图说明

图1为现有的一种半导体器件的结构示意图；

图2为现有的另一种半导体器件的结构示意图；

图3为本发明实施例一的半导体器件的制作方法的流程示意图；

图4A～4F为本发明实施例一的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图；

图5A～5G为本发明实施例二的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图；

图6A～6H为本发明实施例三的半导体器件的制作方法中各步骤对应的器件的剖面结构示意图。

具体实施方式