“译码器”专利关键词查询_检索下载_查询列表_检索列表_行业专利分布_钻瓜专利网

钻瓜专利网为您找到相关结果8576358个，建议您升级VIP下载更多相关专利

[发明专利]一种译码系统、译码控制器及译码控制的方法-CN202010150184.5在审
发明人：卢清;陈红;陈俊 -专利权人：华为技术有限公司
申请日： 2020-03-05 - 公布日： 2021-09-07 - 主分类号： H03M13/25 文献下载
摘要：本申请公开了一种译码系统、译码控制器及译码控制的方法。该译码系统(例如前向纠错FEC译码系统)在相邻的两个译码器之间设置有译码控制器，该译码控制器会根据上一级译码器接收到的非关断指示、输出的关断指示以及历史关断率统计特性作为针对是否进行关断的判断。这样相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动。
一种译码系统控制器控制方法

[发明专利]用于创建并且测试具有内设的自测试的信道译码器的方法和设备-CN01804570.7无效
发明人： B·R·维勒特 -专利权人：皇家菲利浦电子有限公司
申请日： 2001-11-26 - 公布日： 2005-07-13 - 主分类号： G01R31/3167 文献下载
摘要：本发明提供用于创建和测试具备内设的自测试的信道译码器。该方法和设备中包括仿真任何指定的信号译码器结构和操作。然后为内设的自测试(BIST)修改仿真的信道译码器。创建产品测试信号，以作为修改的信道译码器仿真的产物。制造一个模仿所述修改的信道译码器仿真的信道译码器。然后利用产品测试信号和BIST对所制造的信道译码器进行测试。
用于创建并且测试具有内设信道译码器方法设备

[发明专利]一种基于CRC的LDPC码混合译码方法-CN202210545215.6在审
发明人：王栋;史治平 -专利权人：电子科技大学长三角研究院（湖州）;电子科技大学
申请日： 2022-05-19 - 公布日： 2022-11-01 - 主分类号： H03M13/09 文献下载
摘要：本发明属于信道编码技术领域，具体涉及一种基于CRC的LDPC码混合译码方法。本发明的混合译码方式，采用BP译码器作为前级译码器，ADMM译码器作为第二级译码器，并加入Hamming距离比较判决器，即当BP译码失败时，将错误码字对应的初始信道软信息送入ADMM译码器接着译码。为了尽可能大的提升BP‑ADMM混合译码器的性能，并尽可能降低混合译码时延，通过在LDPC码编码前加入CRC(Cyclic Redundancy Check，循环冗余校验)，以奇偶和CRC双重校验来校验前级译码器(BP译码器)是否译码正确。仿真显示，加入CRC校验后BP译码UEP(Undetected Error Probability，不可检错误概率)远低于单独采用奇偶校验BP译码后的UEP。
一种基于 crc ldpc 混合译码方法

[发明专利]一种译码电路的生成方法及相关设备-CN202210222628.0在审
发明人：许婷;韩郑生;闫珍珍;郭燕萍;王成成;高立博;卜建辉;刘海南;赵发展;罗家俊 -专利权人：中国科学院微电子研究所
申请日： 2022-03-07 - 公布日： 2022-06-07 - 主分类号： G06F30/392 文献下载
摘要：本申请公开一种译码电路的生成方法及相关设备，涉及集成电路技术领域，能够针对不同的字以及多路选择器的路数，实现不同容量SRAM对应的译码电路版图的自动化拼接和扩展。译码电路的生成方法，包括：在电路版图设计环境中，根据目标存储器的目标存储容量，确定一级行译码模块所需的二进制译码器的数量和对应的二进制译码器种类，以及确定二级行译码模块所需的逻辑译码器的数量；根据所述一级行译码模块所需的二进制译码器的数量和对应的二进制译码器种类，以及所述二级行译码模块所需的逻辑译码器的数量，调用译码器结构包；连接调用的所述译码器结构包。
一种译码电路生成方法相关设备

[发明专利]turbo译码方法、装置、译码设备及存储介质-CN202110658186.X有效
发明人：黄海莲;刘波;邹刚;干永刚;荣元政 -专利权人：成都星联芯通科技有限公司;无锡星联芯通科技有限公司
申请日： 2021-06-15 - 公布日： 2021-10-08 - 主分类号： H03M13/29 文献下载
摘要：本发明涉及通信技术领域，提供了一种turbo译码方法、装置、译码设备及存储介质，应用于译码设备，译码设备包括子译码器及多个分量译码器，所述方法包括：获取待译码数据及多个分量译码器的数量；数量、待译码数据的长度及预设交织规则，确定为子译码器分配的目标分量译码器的目标个数；将待译码数据输入子译码器进行迭代译码，直至满足预设条件，得到译码后的数据。本发明能够兼顾各种不同协议的不同码型，自动适应码型的需求，增强了turbo译码的兼容性和灵活性。
turbo 译码方法装置设备存储介质

[发明专利]基于外信息并行更新的Turbo译码器-CN201210090510.3有效
发明人：胡剑浩;陈杰男;凌翔;马上;邓艳萍 -专利权人：电子科技大学
申请日： 2012-03-30 - 公布日： 2012-07-25 - 主分类号： H03M13/27 文献下载
摘要：本发明公开了基于外信息并行更新的Turbo译码器，包括第一分量译码器和第二分量译码器，每个分量译码器中均含有数量与码字长度K相等的网格及外信息更新单元；每个译码时钟，两个分量译码器均以惯序的方式进行网格信息更新，并分别产生K个外信息；所述第一分量译码器每个译码时钟产生的外信息经连线交叉网络，形成第二分量译码器在下一个译码时钟所需要的外信息；第二分量译码器每个译码时钟产生的外信息经连线交叉网络，形成第一分量译码器在下一个译码时钟所需要的外信息；外信息以并行的方式在两个分量译码器之间进行传递和更新，译码过程中不需要专门的存储器在译码过程中保存网格信息和外信息，无存储容量需求，能有效缩短解码延时。
基于信息并行更新 turbo 译码器

[实用新型]一种Turbo码译码器负荷均衡的调度装置-CN200920170157.3无效
发明人：陈石磊 -专利权人：中兴通讯股份有限公司
申请日： 2009-08-18 - 公布日： 2010-05-19 - 主分类号： H04L12/56 文献下载
摘要：本实用新型公开了一种Turbo码译码器负荷均衡调度的调度装置，包括：输入前级缓存模块、译码器优先级产生模块，调度控制模块，Turbo译码器模块；其中，输入前级缓存模块接收来自输入接口的CB块，生成是否有待译码CB块的信号并发送给调度控制模块；译码器优先级产生模块向调度控制模块输出当前时刻反映各Turbo译码器模块优先级的序列码；调度控制模块对各Turbo译码器模块的进程进行控制；Turbo译码器模块完成调度控制模块发过来的CB块的译码处理。本实用新型可以降低多路输入接口和多译码器之间的依赖，在多译码器之间实现负荷均衡处理，减少CB块的等待时间，提高译码效率和设计的灵活性。
一种 turbo 译码器负荷均衡调度装置

[发明专利]Turbo译码器及其实现方法-CN01107463.9无效
发明人：王锦山 -专利权人：深圳市中兴集成电路设计有限责任公司
申请日： 2001-01-18 - 公布日： 2001-12-26 - 主分类号： H03M13/23 文献下载
摘要：一种Turbo译码器,包括改进的MAP译码器、交织器和去交织器,还包括解复用模块,将码率为1/2、1/3或1/4的并行级联卷积码分解输出五路信息比特,未编码信息比特、编码校验比特Y0k、Y1k输入第一MAP译码器,从第二MAP译码器的软判决输出经第一去交织器更新的后验信息比特Zk反馈到第一MAP译码器,此过程可重复三至八次。本发明利用改进的MAP译码器,实现了改进的MAP译码算法,从而减少了Turbo译码器中MAP译码器的数量。
turbo 译码器及其实现方法

[发明专利]一种基于贪婪算法的译码器调度方法-CN202310398833.7在审
发明人：赵嘉宁;许宏炜;巴特尔 -专利权人：东南大学
申请日： 2023-04-14 - 公布日： 2023-07-04 - 主分类号： H04L1/00 文献下载
摘要：本发明针对多个并行译码器，公开了一种基于贪婪算法的调度方法。译码前通过获取用户的参数配置，评估不同的传输优先级，同时用户排序单元按优先级和译码效率排序，生成用户队列。在每次数据分配至对应译码器后，对译码器冗余度进行逐个比较，实时在译码器ID队列中维护一个指向最高冗余度译码器ID的指针。数据分配单元依据贪婪算法的机制，将用户队列中首个用户分配给当前ID队列中指针所指向的译码器(最高冗余度)，用户删除单元评估译码器冗余度与用户的译码预估时间，若不能译码则将该用户从队列中删除，对译码器重新分配数据本发明所提出的调度方法，实现了多个Turbo译码器的并行译码，提高了译码吞吐率，复杂度低，易于实现。
一种基于贪婪算法译码器调度方法

[发明专利]一种基于FPGA的译码器-CN202110716250.5有效
发明人：曹强;张一凡 -专利权人：华中科技大学
申请日： 2021-06-25 - 公布日： 2023-02-07 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种基于FPGA的译码器及其设计方法，属于数据处理领域，基于FPGA的译码器包括：多个并行的译码器核；每个译码器核包括数据输入单元、数据输出单元和多个并行的译码单元，每个译码器核中译码单元的数量为令译码器核译码吞吐率最大时所需的译码单元的最小数量；每个译码器核中，多个并行的译码单元复用数据输入单元和数据输出单元，用于并行地对数据输入单元中的编码数据进行译码，并将译码后的数据传输至数据输出单元。可以利用多内存FPGA的内存通道和硬件资源实现该FPGA，可以简单扩展硬件规模，快速适应不同的FPGA硬件平台，在大规模FPGA上快速实现高性能译码。
一种基于 fpga 译码器

[发明专利]Turbo码译码迭代控制方法及装置-CN201510582675.6有效
发明人：李俊强;仲崇祥 -专利权人：展讯通信（上海）有限公司
申请日： 2015-09-14 - 公布日： 2019-11-05 - 主分类号： H03M13/29 文献下载
摘要：Turbo码译码迭代控制方法及装置，所述方法包括：在当前次迭代译码过程中，当Turbo译码器的分量译码器执行相应的运算完毕时，获取所述分量译码器输出的外信息；计算所述分量译码器输出的外信息的互信息；当确定所述分量译码器输出的外信息的互信息满足预设条件时，停止译码并输出译码结果。上述的方案，可以简化Turbo码译码迭代停止的过程，提高译码速度。
turbo 译码控制方法装置

[发明专利]存储器验证电路以及验证方法-CN201910263759.1有效
发明人：王林飞;韩郑生;罗家俊;刘海南;邢劼思 -专利权人：中国科学院微电子研究所
申请日： 2019-04-03 - 公布日： 2021-07-13 - 主分类号： G11C29/38 文献下载
摘要：本发明公开了一种存储器验证电路以及验证方法，所述验证电路包括块译码器和两个以上存储模块，每个存储模块包括行译码器、列译码器以及存储阵列，每个存储阵列包括呈阵列排布的存储单元，属于相同存储阵列的存储单元相同，属于不同存储阵列的存储单元不同；块译码器用于对块地址信号进行译码，以选通一个存储模块中的行译码器和列译码器；行译码器用于对行地址信号进行译码，以选通所述行译码器所在存储模块中的存储阵列的一行存储单元；列译码器用于对列地址信号进行译码，以选通所述列译码器所在存储模块中的存储阵列的一列存储单元。本发明提供的存储器验证电路和验证方法，能够提高存储器验证的验证效率、降低存储器验证的验证成本。
存储器验证电路以及方法

[发明专利]一种BCH译码器及生成该译码器的编译器的实现方法-CN201710229237.0有效
发明人：郭璇;肖如吾;赵玉萍;李斗 -专利权人：北京大学
申请日： 2017-04-10 - 公布日： 2020-11-20 - 主分类号： H03M13/15 文献下载
摘要：本发明提供一种BCH译码器及生成该译码器的编译器的实现方法，所述生成BCH译码器的编译器根据输入的BCH译码器配置参数，对所采用的BCH译码器算法在该参数下进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据如果满足需求，则获取验证平台测试激励，之后编译器分析计算BCH译码器译码所需伽罗华域乘法器种类及各部分的拓扑结构和电路结构，并生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法。
一种 bch 译码器生成编译器实现方法

[实用新型]一种新型译码器装置-CN201520586814.8有效
发明人：王平 -专利权人：江西科技学院
申请日： 2015-08-07 - 公布日： 2015-12-16 - 主分类号： G09G3/14 文献下载
摘要：本实用新型提供一种新型译码器装置，所述装置整个电路包括两部分，分别是译码器的控制部分和显示部分，译码器控制电路主要由四位二进制的计数器，译码器组成；译码器的显示部分主要由与非门芯片和数码管组成；整个译码器电路在输入的时钟脉冲源作用下，数码管上能够显示出所需要的译码数字。
一种新型译码器装置

[发明专利]一种维特比译码器及其回溯译码方法和回溯译码装置-CN200710137681.6无效
发明人：黄启华;郑程超;蔡朝晖;许树湛 -专利权人：华为技术有限公司
申请日： 2007-07-31 - 公布日： 2007-12-19 - 主分类号： H03M13/23 文献下载
摘要：本发明公开了一种维特比(Viterbi)译码器中的回溯译码方法，译码器中存储有不同时刻的加比选判决信息，该方法具体包括：所述译码器中的加比选判决信息存储到译码深度后，开始回溯；开始回溯后的每一时刻，向译码器中存储对应该时刻的加比选判决信息，并读取已存储的一个以上时刻的加比选判决信息，回溯一个以上节点；所述回溯到达译码深度时，对输入码字进行译码。本发明同时还公开了一种Viterbi译码器中的回溯译码装置和一种Viterbi译码器。应用本发明，可以在保证数据速率的情况下，提高译码器中的回溯速度，节省译码器中的存储资源。
一种译码器及其回溯译码方法装置