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[发明专利]基于移动高速串行计算机扩展总线标准模块的交换板卡-CN202311199097.9在审
发明人：曹桢 -专利权人：北京傲星科技有限公司
申请日： 2023-09-18 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明提供了一种基于移动高速串行计算机扩展总线标准模块的交换板卡，包括：设置有交换芯片、逻辑管理芯片和金手指的核心板，设置有MXM连接器、接口转换芯片和对外接口的载板；核心板通过金手指与MXM连接器相连接；交换芯片与逻辑管理芯片、接口转换芯片通讯连接；接口转换芯片与对外接口通讯连接；对外接口用于连接外部模块；接口转换芯片，用于进行信号转换，实现对外接口与交换芯片的数据交互；交换芯片，用于进行数据交换处理；逻辑管理芯片，用于对交换芯片的信号端口进行配置。应用本发明的交换板卡，其由核心板和载板连接构成。核心板的设计可以复用，在重新开发交换板卡时，仅需设计载板，可减少开发工作量，提高开发效率。
基于移动高速串行计算机扩展总线标准模块交换板卡

[发明专利]芯片设计的全局布线拥塞图确定方法及相关设备-CN202311206708.8在审
发明人：袁晓林;吴海薇;王铭正;周亮 -专利权人：芯行纪科技有限公司
申请日： 2023-09-19 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本申请提供的一种芯片设计的全局布线拥塞图确定方法及相关设备，该方法包括：根据经过全局网格划分的芯片设计版图确定全局网格划分结果；根据全局网格划分结果，确定目标绕线层对应的绕线信息以及目标绕线层中目标网格的绕线资源信息；根据绕线信息以及绕线资源信息，确定目标网格对应的拥塞结果；以及，根据拥塞结果确定预设形状的显示标识，并在目标网格中沿其所在的目标绕线层的绕线方向，显示显示标识以及拥塞结果以得到拥塞图。
芯片设计全局布线拥塞确定方法相关设备

[发明专利]一种埋电容的金属等效模型的构建方法-CN202311063722.7在审
发明人：郭茹;徐刚;吴寅芝;李懿楠;吴培伟;谢仰彬 -专利权人：芯瑞微（上海）电子科技有限公司
申请日： 2023-08-23 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明提出一种埋电容的金属等效模型的构建方法，该方法包括确定埋电容在PCB板上的位置；构建埋电容的金属等效模型，所述模型包括金属体和介质，所述金属体包括第一金属体和第二金属体，所述介质用于模拟埋电容且具有与埋电容对应的位置和尺寸，所述第一金属体和所述第二金属体分别包裹所述介质的两端，所述金属等效模型具有多层叠层结构；设置所述介质、所述第一金属体和所述第二金属体的规格参数；将所述第一金属体和所述第二金属体分别连接过孔；设置所述金属等效模型的叠层结构中每一层的参数。本发明可以实现PCB板仿真模拟时埋电容附近过孔的通流，为后续直流电/电热分析提供便利，以便及时定位设计不合理的区域并优化布局，降低试错成本。
一种电容金属等效模型构建方法

[发明专利]一种缓冲器的版图构造方法、时钟树生成方法及装置-CN202310735640.6在审
发明人：万力涛;何鸥;焦文利;贾越辉;郭少锋;黄咏安 -专利权人：合芯科技有限公司;合芯科技（苏州）有限公司
申请日： 2023-06-20 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种缓冲器的版图构造方法、时钟树生成方法及装置，所述版图构造方法包括：在输出引脚层的几何中心位置上下堆叠设置第一金属和第二金属；在输入引脚层的上下边缘预设距离位置处分别平铺设置第三金属和第四金属；其中，第三金属的长度和第四金属的长度与平铺位置处的输入引脚层长度一致；获取时钟绕线层的绕线规则，基于绕线规则将输入引脚层部署至预设绕线轨道；采用相互垂直的第一绕线方向和第二绕线方向对第一金属和第二金属进行绕线；其中，输出引脚层为顶层绕线层；采用水平绕线方向沿输入引脚层的四周进行绕线；其中，输入引脚层为次顶层绕线层。本发明通过改进缓冲器的结构部署简化时钟树的生成流程，降低人工绕线参与程度。
一种缓冲器版图构造方法时钟生成装置

[发明专利]分布式随机行走寄生电容提取方法、装置、设备及介质-CN202311037641.X有效
发明人：刘鹏翃;刘帅龙;胡超;喻文健 -专利权人：北京超逸达科技有限公司
申请日： 2023-08-17 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明涉及一种分布式随机行走寄生电容提取方法、装置、设备及介质，其中，方法包括：对目标全电路版图进行切割，得到多个等尺寸的正方形区域，获取每个正方形区域对应的寄生电容提取的RWCAP计算子任务；将每个正方形区域对应的RWCAP计算子任务输入至预设RWCAP计算引擎，得到每个RWCAP计算子任务对应的寄生电容独立结果；基于预设电容值合并规则，合并每个RWCAP计算子任务对应的寄生电容独立结果，得到全电路版图的最终寄生电容结果。由此，解决了现有RWCAP寄生电容提取技术在对大型版图及包含大量导体的寄生电容进行提取时，存储空间和CPU时间等计算资源消耗过大等问题。
分布式随机行走寄生电容提取方法装置设备介质

[发明专利]集成电路制造刻蚀效应建模方法、装置、设备及存储介质-CN202311040297.X有效
发明人：胡超;喻文健;刘鹏翃 -专利权人：北京超逸达科技有限公司
申请日： 2023-08-17 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明涉及一种集成电路制造刻蚀效应建模方法、装置、设备及存储介质，其中，方法包括：将目标常数线宽变化量模型、目标基于原始线宽或线间距的线宽变化量模型、目标梯形截面倾斜角度线宽变化量模型和目标基于通孔长度或宽度线宽变化量模型写入工艺文件中；根据实际电路设计版图生成实际电路设计版图互连线的三维结构，基于三维结构查询工艺文件，得到相应模型中互连线的线宽修正量；根据线宽修正量生成基于刻蚀效应的相应模型的互连结构，根据互连结构对实际电路设计版图进行校正，得到最终建模结果。由此，解决了现有技术在进行寄生参数提取时并未考虑刻蚀效应以对互连线的几何结构进行修正，使得提取出的寄生参数准确度较低等问题。
集成电路制造刻蚀效应建模方法装置设备存储介质

[发明专利]印制线路板设计图的生成方法、印制电路板及其制作方法-CN202110013566.8有效
发明人：汤付康;樊刚 -专利权人：深圳沸石智能技术有限公司
申请日： 2021-01-06 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本申请公开了一种印制线路板设计图的生成方法、印制电路板及其制作方法，属于印制线路板设计领域。本申请的印制线路板设计图的生成方法所生成的设计图，包括第一网络图形、第二网络图形、第一焊盘图形、第二焊盘图形、第一导线图形、第二导线图形和第一标记图形。该设计图的仿真电路根据设计图中除标记图形之外的其他图形生成。在该设计图的仿真电路中，第一焊盘图形和第二焊盘图形彼此间隔，从而使第一网络图形和第二网络图形没有连接在一起，可以避免印制线路板设计图上两个信号网络连接在一起而无法通过电路检测，从而提高电路检测的准确性。
印制线路板设计图生成方法电路板及其制作方法

[发明专利]印刷电路板的建模系统以及建模方法-CN201811587956.0有效
发明人：程鹏飞;秦晓宁;王卫钢;胡远明;赵振伟;李东新 -专利权人：中科曙光信息产业成都有限公司;曙光信息产业（北京）有限公司
申请日： 2018-12-25 - 公布日： 2023-10-27 - 主分类号： G06F30/392 文献下载
摘要：本发明公开了一种印刷电路板的建模系统以及建模方法，该建模系统包括：训练模块，用于对多个待测印刷电路板切片的叠层信息，通过模式识别方式进行参数识别形成样本训练集合；参数获取模块，用于获取待测印刷电路板切片样本的图像并利用样本训练集合得到参数的实际量测数据；处理模块，用于根据实际量测数据和实际需求重建二维模型或重建三维模型。通过上述技术方案，能够快速实现PCB的精准建模。
印刷电路板建模系统以及方法

[发明专利]电路图与版图显示和切换的方法、系统及存储介质-CN202310818667.1在审
发明人：黄国勲;黄艳;吴夷山;唐明帅 -专利权人：宁波联方电子科技有限公司
申请日： 2023-07-05 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本发明揭示了一种电路图与版图显示和切换的方法、系统及存储介质，通过EDA工具实现器件结构电路图及版图的可视化显示以及图示的自动切换，不需要额外的工具，实时地掌握器件电路图与版图的信息，方便快捷，操作简单，提升器件结构电路图及版图设计的开发效率，在图示出现错误时，同步修改代码数据，无需回到代码程序内容进行修改，并且在修改的同时能够同步显示修改后的图示，降低了错误率。
电路图版图显示切换方法系统存储介质

[发明专利]芯片及数据处理装置-CN202310862960.8在审
发明人：唐坤;陈世超;刘鹏飞;李志斌;孙三春;张楠赓 -专利权人：上海嘉楠捷思信息技术有限公司
申请日： 2023-07-13 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本申请实施例提供一种芯片及数据处理装置，其中，芯片包括子版图区，子版图区包括在第一方向贴靠排布的第一级逻辑单元版图区和第二级逻辑单元版图区，在第二方向上第二级逻辑单元版图区的尺寸与第一级逻辑单元版图区的尺寸不相等，第一级逻辑单元版图区和第二级逻辑单元版图区形成版图面积节省区，子版图区为至少两个，至少两个子版图区构成主版图区；其中，第一方向与第二方向同处于一平面且相互垂直。本申请实施例的技术方案可以减小主版图区的占用空间，实现芯片整体的面积节省和利用，提升芯片的有效利用率，进而改善芯片的性能。
芯片数据处理装置

[发明专利]版图及布线方法、比较方法、制备方法、设备和存储介质-CN202210377288.9在审
发明人：李忠华;宋志浩 -专利权人：长鑫存储技术有限公司
申请日： 2022-04-11 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本公开实施例涉及半导体技术领域，提供一种版图及布线方法、比较方法、制备方法、设备和存储介质，版图布线方法包括：获取版图中所有端口的命名，且端口具有第一节点和第二节点；检测端口的第一节点和第二节点是否均通过实际连接层与其他端口连接，若否，将第一节点和/或第二节点未与实际连接层连接的端口作为待连接端口；采用虚拟连接层连接命名相同的至少两个待连接端口。本公开实施例至少有利于降低版图布线的修改次数，以及有利于提高版图布线的准确性和版图布线效率。
版图布线方法比较制备设备存储介质

[发明专利]一种芯片的模块排布方法及相关设备-CN202210327030.8在审
发明人：开昰雄;贝泽华;王滨;姜守高;黄宇 -专利权人：华为技术有限公司
申请日： 2022-03-30 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本申请涉及芯片布图领域，公开了一种芯片的模块排布方法，方法包括：获取目标芯片的多个电路模块的第一约束；根据第一目标，对目标芯片内的多个电路模块进行排布，以得到第一芯片排布；其中，在进行排布时第一约束用于作为多个电路模块的软约束；根据第二目标，将第一约束作为多个电路模块之间排布的硬约束，对第一芯片排布中多个电路模块的排布进行调整，以得到第二芯片排布。本申请将第一约束作为软约束进行一次芯片排布，再将第一约束作为硬约束，对芯片排布结果进行精调，在优化了电路模块之间的线长的情况下，可以确保排布结果满足芯片设计的既定约束。
一种芯片模块排布方法相关设备

[发明专利]一种基于电气数据集成的模块化封装系统及方法-CN202310956168.9在审
发明人：李中清;张政 -专利权人：江苏杰太光电技术有限公司
申请日： 2023-08-01 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本发明提供了一种基于电气数据集成的模块化封装系统及方法，从电气数据库中获取电气各个模态的类，所述类包括功能块和结构体，用所述类创建对象，以将所述类实例化，从而为所述类开辟内存空间；实例化后的所述对象包括关联有所述功能块中的各个功能数据的所述输入引脚和所述输出引脚。封装库包括若干个模组封装功能单元，每个所述模组封装功能单元对应电气系统的若干功能部件中的一个；所述模组封装功能单元包括若干组引脚，所述引脚包括输入引脚和输出引脚，所述输入引脚对应电气控制动作，所述输出引脚对应电气控制结果；同组的所述输入引脚与一个或多个所述输出引脚相对应。
一种基于电气数据集成模块化封装系统方法

[发明专利]自适应封装基板预缩方法、装置、电子设备及存储介质-CN202311189419.1在审
发明人：赵家骏;尹鹏跃;孙钰铭;刘艳菲;陈桂芳;陈晓强;田佳 -专利权人：北京燧原智能科技有限公司
申请日： 2023-09-15 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本申请实施例公开了一种自适应封装基板预缩方法、装置、电子设备及存储介质。该方法包括：根据接收到的第一用户交互信息，确定原设计图中的待转移区域和待转移区域中包含所有焊盘的第一焊盘区域；按照信息抓取需求，从待转移区域和第一焊盘区域中抓取预缩基础信息；根据预缩基础信息确定预缩参数，并根据预缩参数对新设计图中与待转移区域中元素相对应的元素进行预缩。基于此，本申请的实施例能够自动实现预缩参数的计算，从而根据该预缩参数对不同的元素进行预缩，实现了自动化预缩，避免了人工修改相关比例，减少了人工的耗费。
自适应封装基板预缩方法装置电子设备存储介质

[发明专利]一种同封装不同电压芯片设计兼容方法及电路-CN202311196638.2在审
发明人：程维;潘振助;樊来泰 -专利权人：成都电科星拓科技有限公司
申请日： 2023-09-18 - 公布日： 2023-10-24 - 主分类号： G06F30/392 文献下载
摘要：本发明提供一种同封装不同电压芯片设计兼容方法及电路，所述方法包括：找到PCB板上被替代芯片中未使用的悬空PIN；设计替代芯片时，与所述被替代芯片中未使用的悬空PIN的相同位置的封装内部，强制下拉为接地PIN；在PCB板应用时，对被替代芯片中未使用的悬空PIN或者替代芯片下拉为接地PIN的相同位置，做外部电阻上拉处理，使得被替代芯片或替代芯片的该PIN对外呈现高电平或低电平；根据高电平或低电平识别为被替代芯片或替代芯片，从而按照不同分压比输出相应的电压。本发明通过替代芯片内部的冗余PIN设计方案实现替代芯片和被替代芯片的自动识别，达成了PIN2PIN兼容。
一种封装不同电压芯片设计兼容方法电路

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