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[发明专利]一种处理器-CN201710449025.3有效
发明人：刘大力;曹春春 -专利权人：北京多思科技工业园股份有限公司
申请日： 2017-06-14 - 公布日： 2020-12-08 - 主分类号： G06F21/71 文献下载
摘要：本发明公开了一种处理器，包括：指令队列存储区、配置信息存储区、译码控制单元、显式译码器和隐式译码器；所述指令队列存储区用于存储待译码的指令队列；所述配置信息存储区用于存储配置信息，所述配置信息中包括译码约束信息；所述译码控制单元用于根据所述配置信息存储区中的译码约束信息将所述指令队列中的指令分配给所述显式译码器或所述隐式译码器进行译码。本发明实施例提供的这种处理器通过增加处理器中译码工作的维度，不仅能够提升译码效率，更重要是还能够提升处理器中指令译码过程的复杂度，使得处理器在运行时其指令译码过程不容易被恶意破解，极大地提高了处理器中的译码安全性，保证处理器安全、稳固地运行。
一种处理器

[发明专利]一种基于FPGA的多元LDPC高速译码器及译码方法-CN202010974512.3在审
发明人：于波;闫泽涛 -专利权人：深圳航天科技创新研究院;深圳市航天华拓科技有限公司
申请日： 2020-09-16 - 公布日： 2021-01-01 - 主分类号： H03M13/11 文献下载
摘要：本发明公开了一种基于FPGA的多元LDPC高速译码器及译码方法，其中译码器包括：控制模块，用于控制译码器的状态转移；消息存储模块，用于存储信道初始信息和中间消息；校验节点更新模块，用于对校验节点进行更新和对域元素进行逆置换运算，以及通过运行基于检泡算法的扩展最小和译码算法；变量节点更新模块，用于在校验矩阵的行列结构基础上，进行变量节点的并行更新；初始置换模块，用于完成域元素的第一次置换操作，其余置换过程则在变量节点更新模块中完成本发明利用基于检泡的扩展最小和译码算法来进行译码器的硬件实现，以保证译码器在保证较高译码准确率的同时降低运算复杂度，可广泛应用于通信领域中信道编码技术领域。
一种基于 fpga 多元 ldpc 高速译码器译码方法

[发明专利]一种低功耗广域网扩频通信系统信道编码系统和方法-CN201710343861.3在审
发明人：陆许明;徐永健;谭洪舟;唐先丹 -专利权人：中山大学花都产业科技研究院;中山大学
申请日： 2017-05-16 - 公布日： 2017-09-19 - 主分类号： H04L1/00 文献下载
摘要：本发明提供一种低功耗广域网扩频通信系统信道编码系统，包括编码模块和译码模块；所述编码模块包括RS编码器和卷积编码器；所述RS编码器用于对数据进行RS编码，然后再由所述卷积编码器进行卷积编码，再发送至信道；所述译码模块包括维特比译码器和RS译码器；所述维特比译码器将接收的信号进行卷积解码，然后再发生至RS译码器进行RS解码。译码算法相对其他码来讲较简单，译码器设备易于实现。大大降低了完成信道编解码所需的功耗。
一种功耗广域网通信系统信道编码方法

[实用新型]一种动态单元匹配逻辑电路-CN201320356481.0有效
发明人：邹睿;王润博;颜文彬 -专利权人：上海工程技术大学
申请日： 2013-06-20 - 公布日： 2013-11-13 - 主分类号： H03K19/00 文献下载
摘要：本实用新型公开了一种动态单元匹配逻辑电路，其包括加法器、D触发器、译码器A、译码器B和输出逻辑电路；所述加法器的一路输出与D触发器电连接，其另一路输出与译码器A电连接；所述D触发器的一路输出与加法器电连接，其另一路输出与译码器B电连接；所述译码器A和译码器B的输出端均与输出逻辑电路的输入端相连接。本实用新型提供的动态单元匹配逻辑电路具有电路结构简单、总体延迟时间短、工作速度快、芯片面积小、功耗低等优点，可适用于高精度多位量化的高采样率开关电容Sigma-Delta模数转换器，具有实用价值。
一种动态单元匹配逻辑电路

[发明专利]非易失性半导体存储装置及其字线驱动方法-CN200710127127.X无效
发明人：菅原宽 -专利权人：恩益禧电子股份有限公司
申请日： 2007-06-28 - 公布日： 2008-01-02 - 主分类号： G11C16/08 文献下载
摘要：本发明提供了一种非易失性半导体存储器装置，包括：字线，被用作存储单元的控制栅；预译码器，用于生成预译码信号；主译码器，用于生成主译码信号；以及子译码器。该子译码器配备有上拉电源线，它的电位由主译码信号控制，下拉电源线，以及驱动器，用于根据该预译码信号来驱动字线。每个驱动器都包括PMOS晶体管以及NMOS晶体管，其中该PMOS晶体管的源极与上拉电源线之一相连，它的漏极与字线之一相连，并且它的栅极被提供有适当的预译码信号，而该NMOS晶体管的漏极与PMOS晶体管的漏极相连，它的栅极被提供有适当的预译码信号，以及它的源极与下拉电源线相连。该预译码器能够将预译码信号下拉至比接地电位还低的负电位。
非易失性半导体存储装置及其驱动方法

[发明专利]一种计算polar码SCL+CRC译码的List预测值的方法-CN201710192844.4有效
发明人：刘荣科;靳洪旭 -专利权人：北京航空航天大学
申请日： 2017-03-28 - 公布日： 2020-07-28 - 主分类号： H03M13/13 文献下载
摘要：本发明公开了一种计算polar码SCL+CRC译码的List预测值的方法，属于通信技术领域；首先，采用信源码字级联CRC后，进行SC译码，然后对译码码字做CRC校验；如果通过校验，则List不用预测，译码正确；否则，计算SC译码器输出端的冻结比特子中的错误比特对应的LLR值并求和，同时计算List的上限；并比较List的预测值和上限的大小，确定初步预测值，然后指派SCL译码器进行译码和CRC校验，校验失败后启用迭代法修正本发明依据List预测值指派对应的SCL+CRC译码器；一方面接收到待译码码字，动态地指派SCL+CRC译码器，使译码器的纠错能力充分匹配接收到的待译码码字，另一方面使平均译码复杂度降低；并且在译码中不需要设定最大
一种计算 polar scl crc 译码 list 预测方法

[发明专利]基于GPU的SC‑LDPC码译码加速系统-CN201710770624.5在审
发明人：吴晓楠 -专利权人：西安电子科技大学
申请日： 2017-08-31 - 公布日： 2018-02-16 - 主分类号： H04L1/00 文献下载
摘要：本发明公开了一种基于GPU的SC‑LDPC码译码加速系统，包括编程平台CUDA、混合译码器、主机端和设备端，所述编程平台CUDA为NVIDIA公司提供的并行编程平台CUDA，编程平台CUDA用于编写SC‑LDPC码的原始代码，且编程平台CUDA用于将新编写的SC‑LDPC码的原始代码传输到混合译码器上，混合译码器的内部设有多个处理器，且每个处理器拥有J+1个移位寄存器供其存储中间变量信息，混合译码器采用迭代译码算法进行译码，混合译码器用于将接收的SC‑LDPC码的原始代码转换为主机端和设备端所能执行的指令。本发明利用编程平台CUDA则可以将CPU代码和GPU代码写在一起，实现了方便和高效，另外充分利用设备端的多线程优势来对SC‑LDPC码进行重新编写，降低译码的系统仿真时间，提高了译码速度。
基于 gpu sc ldpc 译码加速系统

[发明专利]一种行译码电路的设计方法及相关设备-CN202210222590.7在审
发明人：许婷;韩郑生;闫珍珍;郭燕萍;高立博;王成成;卜建辉;刘海南;赵发展;罗家俊 -专利权人：中国科学院微电子研究所
申请日： 2022-03-07 - 公布日： 2022-06-07 - 主分类号： G06F30/392 文献下载
摘要：本申请公开一种行译码电路的设计方法及相关设备，涉及集成电路技术领域，能够改善现有定制化开发译码电路无法复用的问题。行译码电路的设计方法，包括：在电路版图设计环境中，根据译码容量，分别调用一级行译码模块所需的一级译码器结构包、二级行译码模块所需的二级译码器结构包和拼接模块；将所述一级译码器结构包中的所述二进制译码器的一级输出端与所述拼接模块的第一拼接连接线电连接，以及将所述二级译码器结构包中的所述逻辑门级连器件的二级输入端与所述拼接模块的第二拼接连接线电连接；将所述第一拼接连接线与所述第二拼接连接线通过打孔形成电连接。
一种译码电路设计方法相关设备

[发明专利]译码装置以及对解析数据进行译码的方法-CN201310344713.5有效
发明人：徐胤;何大治;黄巍;李青;蓝威涛;张文军 -专利权人：上海数字电视国家工程研究中心有限公司
申请日： 2013-08-09 - 公布日： 2014-01-22 - 主分类号： H03M13/11 文献下载
摘要：一种译码装置以及对解析数据进行译码的方法，其中对解析数据进行译码的方法包括：从随机存储单元的起始地址并按地址累加顺序读入解析数据，其中所述随机存储单元包括多个子存储单元；每当第一数量个子存储单元存满解析数据时，将已存储的解析数据输出至第二数量个译码器进行译码；当该随机存储单元的地址已累加至结束地址时，读入的解析数据再次存储至该随机存储单元的起始地址对应的子存储单元。本技术方案可以满足在超高速码率下译码器完成对解析数据译码的处理，并可以保证子存储单元的读写逻辑同步且一致，还使得多个译码器对解析数据进行迭代译码时，各个译码器所读写的缓存单元的存储资源能够共用，从而提高译码器的存储效率
译码装置以及解析数据进行方法

[发明专利]一种基于余弦相似度的Turbo码译码迭代停止方法-CN201310022769.9无效
发明人：谭力;郝斌;苏钢;刘云翔;周泉;许娅;梁云龙;叶露霞 -专利权人：华中科技大学
申请日： 2013-01-22 - 公布日： 2013-05-29 - 主分类号： H03M13/27 文献下载
摘要：本发明公开了一种基于余弦相似度的Turbo码译码迭代停止方法，包括如下步骤：（1）两个分量译码器间进行一次迭代译码；（2）存储分量译码器Ⅱ输出的待译码分块的外部信息序列，并定义为外部信息矢量；（3）计算当前迭代与上次迭代的外部信息矢量间的余弦相似度；（4）将步骤（3）计算所得的余弦相似度与预设的门限比较,若大于门限或当前迭代次数达到预设的最大值，则进入步骤（5）；否则，重复步骤（1）-（4）；（5）对最后一次迭代分量译码器Ⅱ生成的对数似然比进行解交织和硬判决，并作为译码器的译码结果输出。本方法对LTE/LTE-A系统中的Turbo码型进行译码时迭代译码速度显著提高，对于设计满足LTE/LTE-A系统要求的高速率Turbo译码器有一定价值。
一种基于余弦相似 turbo 译码停止方法

[发明专利]用于精细粒度视频编码(FGS)的复杂度可缩放性-CN02825368.X无效
发明人： R·陈;M·范德沙尔 -专利权人：皇家飞利浦电子股份有限公司
申请日： 2002-12-09 - 公布日： 2005-06-01 - 主分类号： H04N7/30 文献下载
摘要：用于在分层视频编码框架中实现复杂度可缩放性的编码器和译码器系统。分层视频编码器包括：基本层编码器，用于接收视频信号和输出基本层流；和增强层编码器，它包括多个离散余弦变换(DCT)模块和用于选择其中一个DCT模块的选择系统。分层视频译码系统包括：基本层译码器，用于接收和译码基本层视频流；和增强层译码器，用于接收增强层视频流和所译码的基本层流，并生成译码的增强的视频输出，其中该增强层译码器包括：多个反离散余弦变换(IDCT)
用于精细粒度视频编码 fgs 复杂度缩放

[发明专利]使用IPv4/IPv6译码器的网络系统-CN200410096934.6无效
发明人：秋定征世;宫田宏 -专利权人：横河电机株式会社
申请日： 2004-12-06 - 公布日： 2006-06-14 - 主分类号： H04L29/06 文献下载
摘要：本发明是有关于一种使用IPv4/IPv6译码器的网络系统，利用IPv4/IPv6译码器在IPv6和IPv4协议间进行数据包的双向译码，译码器上配有一地址表(address table)，用于为每一节点成对存储归属地址和转交地址，并且译码器在移动节点漫游出归属连接后作为所MIPv6移动节点的对应节点。IPv4/IPv6译码器上还装配有数据包处理部，用于处理接收到的来自各个MIPv6移动节点的数据包并通过根据数据包处理结果得到的路由优化路径与MIPv6移动节点进行通信。如果接收到的来自MIPv6的移动节点包含一扩展报头，IPv4/IPv6译码器的数据包处理部还处理该扩展报头。根据本发明，可减少移动节点到IPv4/IPv6译码器的业务量。此外，当使用MIPv6的路由优化选择功能时，就有可能通过该优化路由进行由移动节点到IPv4/IPv6译码器的通信。
使用 ipv4 ipv6 译码器网络系统

[发明专利]编码传真消息的装置-CN95193453.8无效
发明人：林奇汉(音译);诺阿·保罗·奥伦 -专利权人：摩托罗拉公司
申请日： 1995-06-06 - 公布日： 2002-11-20 - 主分类号： H04N1/41 文献下载
摘要：一种译码器，用于从信号译码目标图像，该信号包含以预定顺序传送的S个传真编码子图像消息。该译码器还存储游程长度码本。该译码器包括一个传真译码器(910)、一个子图像存储器(920)、一个目标图像发生器(940)和一个目标图像存储器(930)。该传真译码器(910)利用游程长度码本，根据S个传真编码子图像消息产生S个子图像。S个子图像中的每个子图像含有由像素组成的子图像行。子图像存储器(920)用于存储S个子图像。目标图像发生器(940)用于从S个子图像重新组装该目标图像。目标图像存储器(930)用于存储目标图像。
编码传真消息装置

[发明专利]可集成化的串行数据译码器-CN200510075851.3有效
发明人：施政铭 -专利权人：普诚科技股份有限公司
申请日： 2005-05-26 - 公布日： 2006-11-29 - 主分类号： H03M9/00 文献下载
摘要：本发明提出一种不含电容器的串行数据译码器，可将串行数据译码器设计成集成电路，不必增设任何外部组件。本发明可集成化的串行数据译码器，包含一时钟发生器、一周期侦测器及一通路译码器，不含电容器。
集成化串行数据译码器

[发明专利]用于小型化通信系统的Turbo码编译码芯片-CN201611144967.2在审
发明人：操炜鼎;陈永良;陈尔钐;毕文婷;杨楠 -专利权人：中国电子科技集团公司第二十研究所
申请日： 2016-12-13 - 公布日： 2017-05-31 - 主分类号： H03M13/29 文献下载
摘要：本发明提供了一种用于小型化通信系统的Turbo码编译码芯片，编码时中频数字信号输入Turbo码编码模块的输入缓冲存储器，由编码控制电路读取数据进行编码，输出数据给汉明码编码模块完成汉明码编码；译码时，中频数字信号输入汉明码译码模块完成汉明码译码，再输出给Turbo码译码模块的缓冲存储器，由多路选择器根据不同延迟模式控制数据写入不同的RAM，由译码控制电路控制分量译码器A、分量译码器B完成Turbo码译码迭代，直至译码结果满足误码率要求，译码中间数据存储在译码归一化存储器阵列中本发明实现了Turbo码编码器和译码器的集成，降低了算法复杂度，减少了编译码器的输入管脚和存储器数目，减小了存储器面积，易于芯片化实现，减小了实现功耗。
用于小型化通信系统 turbo 译码芯片