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[发明专利]电容数值更大的深沟槽硅电容-CN201610576164.8在审
发明人：吕耀安 -专利权人：无锡宏纳科技有限公司
申请日： 2016-07-20 - 公布日： 2016-10-12 - 主分类号： H01L23/64 文献下载
摘要：本发明公开了一种电容数值更大的深沟槽硅电容，包括硅衬底；所述硅衬底的最上层为一层第一硅氧化物；所述硅衬底上表面由竖直方向开设有沟槽；沟槽的侧面为倾斜状；由沟槽的开口处到沟槽底端，沟槽的横截面越来越小；沟槽的高度大于沟槽的宽度最宽处；沿沟槽最内层为一层重掺杂硅；重掺杂硅之外为一层第二硅氧化物；第二硅氧化物的上表面与沟槽开口处的第一硅氧化物的内表面对齐；在第二硅氧化物的上表面之上、沟槽内部，填充有多晶硅。在相同的沟槽深度下，本发明的结构中的电容面积大于现有技术，由基本的电路的原理中的电容定义可知，本发明的电容数值更大。
电容数值更大深沟

[发明专利]增加硅沟槽表面积的方法-CN202010277820.0在审
发明人：李昊;侯翔宇;陆怡;管子豪;赵龙杰;杨继业;邢军军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2020-04-10 - 公布日： 2020-07-10 - 主分类号： H01L21/306 文献下载
摘要：本发明公开了一种增加硅沟槽表面积的方法包括步骤：步骤一、在硅衬底上形成硅沟槽。步骤二、对硅沟槽的表面进行HCl处理从而形成凸凹不平结构以使硅沟槽表面积的增加；步骤三、进行H2烘烤使硅沟槽表面光滑。本发明能在不增加工艺难度和硅沟槽占用面积的条件下增加硅沟槽表面积，能降低工艺成本。
增加沟槽表面积方法

[发明专利]平面密集构图的绝缘体基硅结构及其制造方法-CN99126569.6无效
发明人：埃芬迪·里奥班顿;迪文德拉·K·萨丹纳;多米尼克·J·谢皮斯;格范·沙西蒂 -专利权人：国际商业机器公司
申请日： 1999-12-24 - 公布日： 2004-06-23 - 主分类号： H01L21/762 文献下载
摘要：平面绝缘体基硅(SOI)结构和制造该结构的工艺。该SOI结构具有硅晶片，氧化物层，和硅层。形成从结构顶表面延伸到硅晶片的沟槽，随后用半导体填充。沟槽具有顶部，底部，和侧壁。侧壁具有侧壁硅部分。沟槽侧壁的侧壁硅部分被沟槽侧壁氧化物层覆盖。保护侧壁从沟槽顶部到沟槽底部遍布在沟槽侧壁和沟槽侧壁氧化物层上。
平面密集构图绝缘体结构及其制造方法

[发明专利]多尺寸硅沟槽的填充方法-CN201711366194.7在审
发明人：不公告发明人 -专利权人：深圳市晶特智造科技有限公司
申请日： 2017-12-18 - 公布日： 2018-06-05 - 主分类号： H01L21/768 文献下载
摘要：一种多尺寸硅沟槽的填充方法包括以下步骤：提供硅衬底，在硅衬底的一侧依次形成第一、第二沟槽、第一阻挡层、第一多晶硅，其中第一多晶硅将第一沟槽填满，第二沟槽未被第一多晶硅填满；在第一多晶硅上形成第二阻挡层，第二阻挡层未将第二沟槽填满；在第二阻挡层上形成第二多晶硅，第二多晶硅将第二沟槽填满；对第二多晶硅进行第一次回刻蚀，使得第二沟槽外侧的第二多晶硅被去除，第二沟槽中的第二多晶硅被保留；去除第二沟槽外侧的第二阻挡层，第二沟槽中的第二阻挡层及第二多晶硅均被保留；对第一多晶硅进行第二次回刻蚀，去除第一、第二沟槽外侧的第一多晶硅；去除第一、第二沟槽外侧的第一阻挡层、第一、第二沟槽上方的部分第二阻挡层。
多晶硅阻挡层去除沟槽填满硅衬底硅沟槽回刻蚀填充多晶硅填满保留

[发明专利]沟槽转角处栅氧具有高场强承受力的SiC-MOSFET栅的制备方法-CN202010306361.4在审
发明人：何钧;刘敏 -专利权人：重庆伟特森电子科技有限公司
申请日： 2020-04-17 - 公布日： 2020-08-04 - 主分类号： H01L21/04 文献下载
摘要：一种沟槽转角处栅氧具有高场强承受力的沟槽型碳化硅MOSFET栅的制备方法，步骤为：1在外延层上表面形成沟槽；2沉积覆盖多晶硅或非晶硅SiC外延层并填充满沟槽；3对外延层上表面进行平坦化处理；4保留沟槽底部的多晶硅或非晶硅；5在沟槽底部的多晶硅或非晶硅、裸露的沟槽侧壁和外延层上表面沉积SiN硬质掩蔽层；6保留沟槽侧壁的SiN硬质掩蔽层；7高温氧化沟槽底部的多晶硅或非晶硅；8刻蚀沟槽侧壁的SiN硬质掩蔽层；9高温氧化沟槽侧壁裸露的采用本发明的制备方法，利用在沟槽转角处沉积多晶硅后再氧化，形成局部二氧化硅的加厚，增加了沟槽转角处承受电场的能力，解决了现有技术中沟槽型SiC‑MOSFET栅沟槽侧壁和沟槽底部交角处栅氧承受场强过大的问题
沟槽转角处具有场强承受力 sic mosfet 制备方法

[发明专利]获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法-CN201010027234.7无效
发明人：刘继全 -专利权人：上海华虹NEC电子有限公司
申请日： 2010-01-06 - 公布日： 2011-07-06 - 主分类号： H01L21/762 文献下载
摘要：本发明公开了一种获得倾斜沟槽结构或改变沟槽结构倾斜角的制作工艺方法，在硅基片或硅外延层上沉积硬掩膜；在需要形成沟槽的地方去除所述硬掩膜；用干法刻蚀在硅衬底或硅外延层中形成沟槽；在所述沟槽内部进行硅外延生长，在沟槽的侧壁形成硅外延层；去除所述硬掩膜。本发明能够有效改变深沟槽侧壁的倾斜度，降低沟槽填充的难度。
获得倾斜沟槽结构改变倾斜角制作工艺方法

[发明专利]沟槽型双层栅MOS及工艺方法-CN201410852324.8在审
发明人：陈晨;周颖;陈正嵘;陈菊英 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2014-12-31 - 公布日： 2015-03-25 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽型双层栅MOS，其硅衬底中具有体区，源极沟槽位于体区且底部位于衬底中，沟槽内填充多晶硅；多晶硅略低于硅衬底表面，多晶硅上方具有热氧化层填满沟槽；衬底表面为硼磷硅玻璃；所述硅衬底中还具有肖特基沟槽，所述肖特基沟槽填充多晶硅，且多晶硅与沟槽之间以氧化层隔离；所述源极沟槽内的多晶硅与源极沟槽之间还间隔有隔离层，所述隔离层是第一氧化硅层、氮化硅以及第二氧化硅层的复合三明治结构；所述硼磷硅玻璃不填充入源极沟槽；所述肖特基沟槽内是以多晶硅填充满。本发明还公开了所述沟槽型双层栅MOS的工艺方法，本方法改善了肖特基区形貌，避免了深接触孔工艺，有效避免形成碗口界面，使刻蚀精度更易控制，节约成本。
沟槽双层 mos 工艺方法

[实用新型]一种双层多晶硅沟槽式芯片-CN201620603547.5有效
发明人：关仕汉 -专利权人：淄博汉林半导体有限公司
申请日： 2016-06-20 - 公布日： 2016-12-14 - 主分类号： H01L29/78 文献下载
摘要：一种双层多晶硅沟槽式芯片，属于半导体芯片技术领域。其特征在于：包括衬底以及外延层，在外延层上方并排设置有若干沟槽式MOS单元，沟槽式MOS单元底部为U型的沟槽底部氧化层（5），在沟槽底部氧化层（5）内部填充有沟槽底部多晶硅（4），在沟槽底部多晶硅（4）的上方设置有沟槽中部氧化层（8），在沟槽中部氧化层（8）的上部填充有沟槽顶部多晶硅（3），沟槽顶部多晶硅（3）的外侧周圈为沟槽侧部氧化层（7）。通过本双层多晶硅沟槽式芯片，多晶硅与氧化层之间不会出现空洞，同时各个氧化层的厚度可以自行任意确定，因此制造出的芯片可靠性大大增加。
一种双层多晶沟槽芯片

[发明专利]一种沟槽体内场版结构的形成方法-CN201911364405.2在审
发明人：王晓日 -专利权人：华虹半导体（无锡）有限公司
申请日： 2019-12-26 - 公布日： 2020-05-08 - 主分类号： H01L29/40 文献下载
摘要：本发明提供一种沟槽体内场版结构的形成方法，在衬底上刻蚀形成沟槽；在沟槽的底部和侧壁形成多晶硅；同时热氧化沟槽底部和侧壁的多晶硅，之后热氧化与多晶硅接触区域的硅衬底，使得多晶硅被充分热氧化；在具有多晶硅侧壁的沟槽内填充多晶硅本发明涉及沟槽结构形成的方法，可以明显增加沟槽底部的热氧厚度，改善沟槽内热氧的整体均匀性，提升器件的耐压性能。
一种沟槽体内结构形成方法

[发明专利]一种沟槽形成方法-CN201710564684.1在审
发明人：张凯 -专利权人：张凯
申请日： 2017-07-12 - 公布日： 2017-09-22 - 主分类号： H01L21/308 文献下载
摘要：本发明提供了一种沟槽形成方法。所述沟槽形成方法包括在硅衬底形成多晶硅层并在所述多晶硅层形成第一多晶硅沟槽；在所述多晶硅层表面形成第一氧化层，所述第一氧化层覆盖所述第一多晶硅沟槽的内表面；对所述第一氧化层进行刻蚀并形成第二多晶硅沟槽；在所述多晶硅层表面形成第二氧化层，所述第二氧化层覆盖所述第二多晶硅沟槽的内表面；对所述第二氧化层进行刻蚀并形成第三多晶硅沟槽；利用所述多晶硅层作为掩膜对所述硅衬底进行刻蚀，并形成衬底沟槽。采用本发明提供的沟槽形成方法降低制作窄沟槽对光刻设备的要求，可以有效地减少器件制作成本。
一种沟槽形成方法

[发明专利]GaN异质结垂直半导体器件及制备方法-CN202210340841.1在审
发明人：徐真逸;杨飞;吴凯;张广银;朱阳军 -专利权人：江苏芯长征微电子集团股份有限公司;南京芯长征科技有限公司
申请日： 2022-04-02 - 公布日： 2022-09-20 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种GaN异质结垂直半导体器件及制备方法，其元胞沟槽包括元胞第一沟槽体以及元胞第二沟槽体，在元胞第二沟槽体内设置沟槽第二导电多晶硅体以及沟槽第二绝缘氧化层，在元胞第一沟槽体内填充有沟槽第一导电多晶硅体，所述沟槽第一导电多晶硅体分布于沟槽第二导电多晶硅体的两侧；沟槽第一导电多晶硅体通过覆盖元胞第一沟槽体内的沟槽第一绝缘氧化层与所述元胞第一沟槽体的内侧壁绝缘隔离；沟槽第二导电多晶硅体的底部位于元胞第一沟槽体槽底的正下方，沟槽第二导电多晶硅体通过沟槽第二绝缘氧化层与沟槽第一导电多晶硅体以及第一导电类型漂移区绝缘隔离。
gan 异质结垂直半导体器件制备方法

[发明专利]低栅极阻抗的沟槽式功率半导体结构及其制造方法-CN201010139134.3有效
发明人：许修文 -专利权人：科轩微电子股份有限公司
申请日： 2010-03-19 - 公布日： 2011-09-21 - 主分类号： H01L21/336 文献下载
摘要：一种低栅极阻抗的沟槽式功率半导体结构及其制造方法；此低栅极阻抗的沟槽式功率半导体结构包括一硅基材、一栅极沟槽、一栅极氧化层与一栅极多晶硅结构；其中，栅极沟槽位于硅基材内，并且延伸至硅基材的一上表面；栅极氧化层位于栅极沟槽的内侧表面；栅极多晶硅结构位于栅极沟槽内，并且具有一突出部，向上伸出硅基材的上表面；此突出部的侧面并具有一凹陷，使邻接于栅极沟槽处的硅基材的上表面裸露于外。本发明提出的低栅极阻抗的沟槽式功率半导体结构可避免传统栅极多晶硅结构突出硅基材所产生的遮蔽效果。
栅极阻抗沟槽功率半导体结构及其制造方法

[发明专利]用浅沟隔离工艺在绝缘体上硅晶片上集成衬底接触的方法-CN99126769.9有效
发明人：阿图尔·阿吉玫拉;埃芬迪·莱巴顿;沃纳·若施;多米尼克·J·施埃皮斯;格哈瓦姆·G·莎亥迪 -专利权人：国际商业机器公司
申请日： 1999-12-16 - 公布日： 2004-07-07 - 主分类号： H01L21/02 文献下载
摘要：一种在包括绝缘体上硅区域的衬底中制作衬底接触的方法。浅隔离沟槽被制作在绝缘体上硅衬底中。填充此浅隔离沟槽。在衬底上淀积光刻胶。在衬底中制作穿过被填充的浅隔离沟槽、绝缘体上硅、和绝缘体上硅区域下方的硅衬底的接触沟槽。填充此接触沟槽，其中填充接触沟槽的材料形成对硅衬底的接触。
用浅沟隔离工艺绝缘体晶片集成衬底接触方法

[发明专利]增加沟槽底部氧化层厚度的方法-CN202310821468.6在审
发明人：王友伟;徐雷军;王成森;刘启星 -专利权人：捷捷微电(南通)科技有限公司
申请日： 2023-07-06 - 公布日： 2023-08-08 - 主分类号： H01L21/28 文献下载
摘要：本发明的实施例提供了一种增加沟槽底部氧化层厚度的方法，涉及半导体技术领域。增加沟槽底部氧化层厚度的方法包括：S1：在硅片上刻蚀出硅沟槽；S2：在硅片上以及硅沟槽内生长缓冲氧化层；S3：在缓冲氧化层上生长第一多晶硅淀积层、并掺杂；S4：刻蚀缓冲氧化层上的第一多晶硅淀积层；S5：在第一多晶硅淀积层上生长低温氧化层。增加沟槽底部氧化层厚度的方法利用掺杂多晶硅氧化速度比单晶硅氧化速度快的特性，在硅沟槽的底部保留适量的掺杂多晶硅，再经过氧化后硅沟槽底部形成的低温氧化层会明显比硅沟槽侧壁的低温氧化层厚，可以有效提高硅沟槽底部的低温氧化层的厚度，提高沟槽产品底部氧化层的厚度和质量。
增加沟槽底部氧化厚度方法

[发明专利]制造屏蔽栅极沟槽MOSFET装置的方法-CN201980093293.3在审
发明人： Y.哈姆扎 -专利权人：艾鲍尔半导体
申请日： 2019-05-16 - 公布日： 2021-10-19 - 主分类号： H01L27/088 文献下载
摘要：提供了一种屏蔽栅极沟槽MOSFET装置结构。该装置结构包括在覆盖n+硅衬底的n型外延硅层中形成的MOS栅极沟槽和p体接触沟槽。每个MOS栅极沟槽包括栅极沟槽堆叠体，该栅极沟槽堆叠体具有由中间多晶硅氧化物(IPO)层与上n+栅极多晶硅层分离的下n+屏蔽多晶硅层。IPO层可以通过沉积硅氧化物层或热生长具有最小厚度变化的多晶硅氧化物层来形成。该方法用于在自对准或非自对准的屏蔽栅极沟槽MOSFET装置制造中形成MOS栅极沟槽和p体接触沟槽两者。
制造屏蔽栅极沟槽 mosfet 装置方法

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