[发明专利]一种FDSOI PMOS浅掺杂离子注入方法在审
| 申请号： | 201910541260.2 | 申请日： | 2019-06-21 |
| 公开（公告）号： | CN110176402A | 公开（公告）日： | 2019-08-27 |
| 发明（设计）人： | 汪雪娇;徐翠芹;刘巍 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L21/265 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 戴广志 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供一种FDSOI PMOS浅掺杂离子注入方法，至少包括：在有源区形成伪栅结构；淀积氮化硅，形成覆盖伪栅结构及其两侧有源区表面的氮化硅层；在伪栅结构两侧的有源区进行PLDD掺杂，形成源、漏扩展区；制作覆盖伪栅结构的硬掩膜层；去除伪栅结构上表面的硬掩膜层和氮化硅层，同时去除有源区表面的氮化硅层，在伪栅结构侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙；在源、漏扩展区上方的有源区上表面形成抬高的源、漏极。本发明可以有效抑制B元素的横向扩散，加强栅极对器件的控制能力，抑制短沟道效应，改善器件性能。 | ||
| 搜索关键词： | 伪栅结构 源区 氮化硅层 硬掩膜层 漏扩展区 浅掺杂 上表面 侧墙 去除 离子 短沟道效应 横向扩散 控制能力 器件性能 有效抑制 氮化硅 侧壁 淀积 漏极 覆盖 抬高 掺杂 保留 制作 | ||
【主权项】：
1.一种FDSOI PMOS浅掺杂离子注入方法，其特征在于，至少包括以下步骤：步骤一、在有源区形成伪栅结构；步骤二、淀积氮化硅，形成覆盖所述伪栅结构及其两侧有源区表面的氮化硅层；步骤三、在所述伪栅结构两侧的有源区进行PLDD掺杂，形成源、漏扩展区；步骤四、制作覆盖所述伪栅结构的硬掩膜层；步骤五、去除所述伪栅结构上表面的硬掩膜层和氮化硅层，同时去除所述有源区表面的氮化硅层，在所述伪栅结构侧壁保留氮化硅层和硬掩膜层分别依次作为第一侧墙和第二侧墙；步骤六、在所述源、漏扩展区上方的所述有源区上表面形成抬高的源、漏极。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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