[发明专利]三维叠层半导体装置及其制造方法

摘要

本发明公开了一种三维叠层半导体装置及其制造方法。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N‑1O≦2N；以及更换接触区域中的部分这些导电层及这些绝缘层，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，各个刻蚀掩模步骤对应的刻蚀深度等于1P层叠层结构、2P层叠层结构及nP层叠层结构，n为大于或等于3的整数，P为大于或等于1的整数。

主权项

1.一种三维叠层半导体装置的制造方法，其特征在于，该三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，该方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各该中间连接件连接至对应的各该导电层，该方法包括：使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于该接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各该掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2N‑1

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