[发明专利]三维叠层半导体装置及其制造方法

权利要求书

1.一种三维叠层半导体装置的制造方法，其特征在于，该三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，该方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各该中间连接件连接至对应的各该导电层，该方法包括：

使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于该接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各该掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2^N-1＜O≤2^N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及

更换该接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀该接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各该刻蚀深度延伸至对应的该着陆区域，其中，

m＝1时，对应的该刻蚀深度是等于1P层该叠层结构；及

m＝2时，对应的该刻蚀深度是等于2P层该叠层结构，其中P为大于或等于1的整数。

2.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，m大于或等于3时，对应的该刻蚀深度是等于nP层该叠层结构，n为大于或等于3的整数，且n包括不等于2^m-1的整数，且n小于或等于2^N-1。

3.根据权利要求1所述的三维叠层半导体装置的制造方法，其特征在于，使用N个刻蚀掩模的组合以于该接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数之前，更包括：

提供一光刻胶层，该光刻胶层覆盖该阵列区域和该接触区域中的这些叠层结构的部分表面；以及

以该光刻胶层为掩模刻蚀这些叠层结构，并削减(trim)该光刻胶层的宽度，直到该接触区域中的这些叠层结构暴露于削减后的该光刻胶层之外，其中该光刻胶层于该接触区域中是朝一第一方向削减宽度。

4.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，这些中间连接件的数目是为P×O个。

5.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，使用N个刻蚀掩模的组合于该接触区域中产生出的O种移除层数是朝一第二方向递增，该第一方向不同于该第二方向。

6.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，以该光刻胶层为掩模刻蚀这些叠层结构包括：

以该光刻胶层为掩模，刻蚀M-1次这些叠层结构，在此步骤的每次刻蚀中，这些叠层结构被刻蚀1个Q层的厚度，且在第1次～第M-2次刻蚀这些叠层结构后，皆削减(trim)该光刻胶层的宽度一次，M为大于或等于3的整数，Q为大于或等于1的整数。

7.根据权利要求3所述的三维叠层半导体装置的制造方法，其特征在于，该N个掩模均邻接于该光刻胶层。

8.一种三维叠层半导体装置，其特征在于，包括：

多层叠层结构，各该叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，其中这些叠层结构是形成该三维叠层半导体装置的一阵列区域、一接触区域和一虚拟区域，该虚拟区域邻接该阵列区域和该接触区域，且该虚拟区域位于该阵列区域和该接触区域的一侧；以及

多个中间连接件，形成于该接触区域中，各该中间连接件连接至对应的各该导电层；

该虚拟区域中的阶梯高度小于该接触区域中的阶梯高度，该阵列区域和该接触区域之间具有一高度差，该高度差于该阵列区域和该接触区域的接口处沿着远离该虚拟区域的方向递减。

9.根据权利要求8所述的三维叠层半导体装置，其特征在于，该高度差是以P层该叠层结构为单位递减，P为大于或等于1的整数。