[发明专利]三维叠层半导体装置及其制造方法

说明书

本发明公开了一种三维叠层半导体装置及其制造方法。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2^N‑1O≦2^N；以及更换接触区域中的部分这些导电层及这些绝缘层，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，各个刻蚀掩模步骤对应的刻蚀深度等于1P层叠层结构、2P层叠层结构及nP层叠层结构，n为大于或等于3的整数，P为大于或等于1的整数。

技术领域

本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种三维叠层半导体装置及其制造方法。

背景技术

随着半导体技术的发展，各式半导体元件不断推陈出新。半导体元件可以经过适当地安排后可以实现各种电性功能。现今各种电子产品皆已大量应用各种半导体元件。

其中随着电子产品追求「轻、薄、短、小」的趋势下，如何将半导体元件的体积缩小，或者在固定体积下增加线路密集度，已成为半导体产业一项重要研究发展方向。

发明内容

本发明是有关于一种三维叠层半导体装置及其制造方法。

根据本发明的一方面，提出一种三维叠层半导体装置的制造方法。三维叠层半导体装置包括多层叠层结构并具有一阵列区域和一接触区域，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，此方法用以在一接触区域中形成多个中间连接件(interlayer connector)，各中间连接件连接至对应的各导电层。此方法包括：使用N个刻蚀掩模的组合以于接触区域中的这些导电层和这些绝缘层中产生出O种不同的移除层数，以形成多个着陆区域(landing area)于接触区域中的这些导电层上，这些着陆区域上方没有叠加这些导电层，各掩模包括多个掩模区域及多个开口刻蚀区域，N为大于或等于2的整数，O为大于2的整数，2^N-1＜O≤2^N，m为用于这些掩模的一序列号码，以使其中的一掩模的m等于1，另一掩模的m等于2，直到m等于N；以及更换接触区域中的部分这些导电层及这些绝缘层，包括：以所选择的顺序使用这些掩模刻蚀接触区域中的部分这些导电层及这些绝缘层N次，以产生从一表面层延伸至这些导电层的多个刻蚀深度，各刻蚀深度延伸至对应的着陆区域，其中，m＝1时，对应的刻蚀深度是等于1P层叠层结构；及m＝2时，对应的刻蚀深度是等于2P层叠层结构，P为大于或等于1的整数。

根据本发明的另一方面，提出一种三维叠层半导体装置。三维叠层半导体装置包括多层叠层结构以及多个中间连接件(interlayer connector)，各叠层结构包括一导电层及一绝缘层，这些导电层及这些绝缘层交错叠层，其中这些叠层结构是形成三维叠层半导体装置的一阵列区域、一接触区域和一虚拟区域，虚拟区域邻接阵列区域和接触区域且位于阵列区域和接触区域的同一侧，中间连接件形成于接触区域中，各中间连接件连接至对应的各导电层。

为了对本发明的上述及其他方面有更好的了解，下文特举实施例，并配合所附附图详细说明如下：

附图说明

图1A绘示一实施例的三维叠层半导体装置的上视图。

图1B绘示另一实施例的三维叠层半导体装置的上视图。

图2A～2E绘示一实施例的三维叠层半导体装置的制造方法的流程图。

图3A～3F绘示另一实施例的三维叠层半导体装置的制造方法的流程图。

图4A～4D绘示一实施例的光刻胶层在刻蚀及削减过程中的变化示意图。

图5A～5B及图6A～6U绘示又一实施例的三维叠层半导体装置的制造方法的流程图。