[发明专利]一种基于FinFET器件的脉冲型D触发器

摘要

本发明公开了一种基于FinFET器件的脉冲型D触发器，包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；第一FinFET管、第二FinFET管和第三FinFET管为P型FinFET管，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管为N型FinFET管，第一FinFET管和第二FinFET管的鳍的个数为1，第三FinFET管的鳍的个数为3，第四FinFET管、第五FinFET管、第六FinFET管和第七FinFET管的鳍的个数为4；二输入或非门具有第一输入端、第二输入端和输出端；优点是种延时、功耗和功耗延时积均较小。

主权项

1.一种基于FinFET器件的脉冲型D触发器，其特征在于包括第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器和二输入或非门；所述的第一FinFET管、所述的第二FinFET管和所述的第三FinFET管为P型FinFET管，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管为N型FinFET管，所述的第一FinFET管和所述的第二FinFET管的鳍的个数为1，所述的第三FinFET管的鳍的个数为3，所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第七FinFET管的鳍的个数为4；所述的二输入或非门具有第一输入端、第二输入端和输出端；所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第三FinFET管的源极均接入电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第四FinFET管的前栅、所述的第六FinFET管的前栅和所述的第一反相器的输入端连接且其连接端为所述的脉冲型D触发器的时钟信号端，所述的脉冲型D触发器的时钟信号端用于接入外部时钟信号，所述的第一反相器的输出端和所述的第二反相器的输入端连接，所述的第二反相器的输出端、所述的第四反相器的输入端和所述的二输入或非门的第一输入端连接，所述的第一FinFET管的漏极、所述的第四FinFET管的漏极、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅和所述的第三FinFET管的背栅连接，所述的第二FinFET管的前栅、所述的第四FinFET管的背栅和所述的第三反相器的输入端连接且其连接端为所述的脉冲型D触发器的输入端，所述的第二FinFET管的背栅、所述的第四反相器的输出端、所述的第七FinFET管的前栅和所述的第七FinFET管的背栅连接，所述的第三FinFET管的漏极、所述的第六FinFET管的漏极、所述的第五反相器的输入端、所述的第六反相器的输出端和所述的二输入或非门的第二输入端连接且其连接端为所述的脉冲型D触发器的输出端，所述的第四FinFET管的源极和所述的第五FinFET管的漏极连接，所述的第五FinFET管的前栅、所述的第五FinFET管的背栅和所述的二输入或非门的输出端连接，所述的第五FinFET管的源极和所述的第七FinFET管的源极均接地，所述的第六FinFET管的背栅和所述的第三反相器的输出端连接，所述的第六FinFET管的源极和所述的第七FinFET管的漏极连接，所述的第五反相器的输出端和所述的第六反相器的输入端连接且其连接端为所述的脉冲型D触发器的反相输出端；所述的第一FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第五FinFET管和所述的第七FinFET管为低阈值FinFET管，所述的第四FinFET管和所述的第六FinFET管为高阈值FinFET管。