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[发明专利]具有存内布尔逻辑运算功能的存储电路及其模块、芯片-CN202311176711.X在审
发明人：强斌;董琛;高梦雅;彭春雨;卢文娟;赵强;蔺智挺;吴秀龙 -专利权人：安徽大学
申请日： 2023-09-13 - 公布日： 2023-10-20 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及具有存内布尔逻辑运算功能的存储电路及其模块、芯片。存储电路包括两个存储单元、运算电路。运算电路包括NMOS晶体管N5、N6、N11、N12。N5的栅极电连第一存储单元的一个存储节点，而源极电连N11的源极、漏极电连N6的漏极并形成运算输出节点。N6的栅极电连第一存储单元的另一个存储节点，而源极电连N12的源极。N11的漏极、N12的漏极分别电连第二存储单元的两个存储节点，N11、N12的栅极分别受控于使能信号。本发明通过利用原有的两个存储单元设计分离控制的一组信号接口，做到同一个电路结构可以输出两种不同的逻辑信号，因而能耗低、运算灵活。
具有布尔逻辑运算功能存储电路及其模块芯片

[发明专利]与SRAM存储平面和非易失性存储平面相关联的、针对意外翻转而硬化的存储器装置-CN201811487628.3有效
发明人： F·塔耶特;M·巴蒂斯塔 -专利权人：意法半导体(鲁塞)公司
申请日： 2015-03-20 - 公布日： 2023-09-22 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及与SRAM存储平面和非易失性存储平面相关联的、针对意外翻转而硬化的存储器装置。SRAM基本存储器单元(CELSR)的pMOS晶体管(P1、P2)具有电容器(C1、C2)，其第一电极(ELC1)由对应晶体管的栅极形成，其第二电极(ELC2)例如连接至对应反相器的输出端。
sram 存储平面非易失性相关针对意外转而硬化存储器装置

[发明专利]用于存储单元供应电压的依于行的正电压升压-CN201910609587.9有效
发明人：凡卡崔汉文·宾维杰亚拉梵;E·波特拉德胡尔特希;G·M·布拉塞拉斯 -专利权人：格芯(美国)集成电路科技有限公司
申请日： 2019-07-08 - 公布日： 2023-08-22 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及用于存储单元供应电压的依于行的正电压升压，揭示一种具有存储器阵列和至少一个正电压升压电路的芯片，其在写入运作期间提供正电压升压脉冲至该数组的该存储单元的上拉晶体管的源极，以将资料数值储存至那些存储单元中，并且，更特定言之，在该写入运作期间与字元线去致动实质同时提供正电压升压脉冲，以确保储存该资料。可使用不同的正电压升压电路将这种脉冲施加至不同的数行，以最小化电能消耗。也揭示一种采用正电压升压电路的存储器阵列运作方法和芯片制造方法，其中，实施后制造测试以识别具有受益于正电压升压脉冲的存储器阵列的芯片，以及正电压升压电路是附接至那些识别的芯片并且运作地连接至该存储器阵列。
用于存储单元供应电压升压

[发明专利]一种存储器及存储设备-CN202080107639.3在审
发明人：景蔚亮;王正波;崔靖杰 -专利权人：华为技术有限公司
申请日： 2020-12-03 - 公布日： 2023-08-08 - 主分类号： G11C11/412 文献下载
摘要：一种存储器及存储设备，涉及数据存储技术领域，用于提高向量间逻辑运算的效率、同时降低功耗。所述存储器包括：第一选择线(ML1)、以及与所述第一选择线(ML1)耦合的第一存储计算单元(1)；所述第一存储计算单元(1)包括第一接口(11)、第一存储单元(12)和第一逻辑单元(13)；所述第一存储单元(12)用于存储一个比特位；所述第一逻辑单元(13)用于从所述第一存储单元(12)中提取所述比特位、以及通过所述第一接口(11)获取一个比特位，并将两个所述比特位做逻辑运算，以输出一个第一比特位；所述第一选择线(ML1)用于根据所述第一比特位输出第一指示信号。
一种存储器存储设备

[发明专利]包括耦合到静态随机存取存储器（SRAM）位单元电路和非易失性存储器（NVM）位单元电路的位线的存储器位单元电路以及存储器位单元阵列电路-CN202180079615.6在审
发明人： K·A·谢克;B·查瓦 -专利权人：高通股份有限公司
申请日： 2021-09-30 - 公布日： 2023-08-04 - 主分类号： G11C11/412 文献下载
摘要：公开了一种被包括在存储器位单元阵列电路中的示例性存储器位单元电路，该存储器位单元电路包括耦合到SRAM位单元电路和NVM位单元电路的位线，SRAM位单元电路和NVM位单元电路具有减小的面积和减小的功耗。SRAM位单元电路包括交叉耦合的真反相器和互补反相器以及耦合到位线的第一存取电路。NVM位单元电路包括通过第二存取电路耦合到位线的NVM器件，并且耦合到SRAM位单元电路。存储在SRAM位单元电路和NVM位单元电路中的数据基于位线上的电压而被访问。真SRAM数据根据位线上的SRAM读取电压来确定，并且NVM位单元电路中的NVM数据根据位线上的第一NVM读取电压来确定。
包括耦合静态随机存取存储器 sram 单元电路非易失性存储器 nvm 存储器以及阵列

[发明专利]基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块-CN202310411108.9在审
发明人：郝礼才;孙铎文;赵强;李鹏飞;王浩宇;卢健杰;戴成虎;吴秀龙;彭春雨;蔺智挺;卢文娟 -专利权人：安徽大学
申请日： 2023-04-12 - 公布日： 2023-07-11 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及一种基于极性加固的14T抗辐照SRAM单元、电路结构、芯片和模块。SRAM单元包括六个NMOS晶体管N1～N6和八个PMOS晶体管P1～P8。P1、P2、P3与P4作为上拉管，P5和P6作为下拉管，P5和P6的状态分别由存储节点Q和QN控制。P2和N2，P3和N3分别构成反相器，N1和N4分别下拉两个反相器并且交叉耦合。两个主存储节点Q与QN通过N5、N6分别与位线BL和BLB电连接。两个冗余存储节点S0与S1通过P7、P8分别与位线BL和BLB电连接。其中，N5、N6由字线WL控制，P7、P8由字线WLB控制。本发明的SRAM单元在写入的过程中，通过N5、P7和N6、P8同时向存储节点Q\S0与QN\S1写入数据，提高了写入的速度，降低了电路的功耗，同时采用极性加固技术，提高了SRAM单元的抗SEU能力。
基于极性加固 14 辐照 sram 单元电路结构芯片模块

[发明专利]基于极性加固的抗辐照锁存器的电路结构、芯片和模块-CN202310386475.8在审
发明人：赵强;孙铎文;许鑫;林涵宇;张亚楠;郝礼才;戴成虎;彭春雨;吴秀龙;蔺智挺 -专利权人：安徽大学
申请日： 2023-04-12 - 公布日： 2023-07-04 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。该电路结构包括。多输入C单元、传输门、两个SRAM单元和两个传输单元。第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。当WL为低电平时，内部数据通过多输入C单元连接到输出端口Q。当WL为高电平时，通过传输门的直接传输路径传输数据。存储节点S0、S3、S4、S7由D输入信号通过第一传输单元输入，存储节点S1、S2、S5、S6由DN输入信号通过第二传输三元输入。本发明采用传输门快速输入，降低了锁存器的传输延时与功耗，通过多输入C单元地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。
基于极性加固辐照锁存器电路结构芯片模块

[发明专利]一种适用于存算一体的SRAM存储单元-CN202310060635.X在审
发明人：朱家国 -专利权人：苏州宽温电子科技有限公司
申请日： 2023-01-17 - 公布日： 2023-06-23 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及一种适用于存算一体的SRAM存储单元，本发明适用于存算一体的SRAM存储单元包括PMOS管M1、PMOS管M2、PMOS管M5、PMOS管M8、PMOS管M9、PMOS管M10、PMOS管M13、NMOS管M3、NMOS管M4、NMOS管M6、NMOS管M7、NMOS管M11、NMOS管M12；NMOS管M7和PMOS管M8为控制管；PMOS管M13的控制端连接字线反向信号WWLC，源端连接电源VDD，PMOS管M1和PMOS管M9的源端连接PMOS管M13的漏端。本发明适用于存算一体的SRAM存储单元通过设计PMOS管M13，PMOS管M13的控制端连接字线反向信号WWLC，PMOS管M13在没有写操作时关断，由于存算一体写操作极少而读操作频繁，因此，可以大量减少漏电流，有效降低功耗。
一种适用于一体 sram 存储单元

[发明专利]一种8T-SRAM单元及基于该种8T-SRAM单元的运算电路、芯片-CN202310091912.3在审
发明人：彭春雨;闫声远;卢文娟;周永亮;戴成虎;黎轩;高珊;吴秀龙;蔺智挺 -专利权人：安徽大学
申请日： 2023-01-17 - 公布日： 2023-06-02 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及存内计算技术领域，更具体的，涉及一种8T‑SRAM单元，基于该种8T‑SRAM单元的运算电路，以及基于该种运算电路构建的运算芯片。本发明提供的8T‑SRAM单元用于构建进行同或累加运算的电路，相较于现有的8T1C节省了电容，相较于现有的10T、12T节省了若干晶体管，可实现节省面积，提高能效的效果。本发明提供的8T‑SRAM单元相较于传统6T‑SRAM单元，增加了N5、N6的栅极分别连接出存储节点Q、QB，在读操作、计算操作中关闭字线WL，利用位线RBL、RBLB及字线IN、INB进行读取和计算，不再用写入数据的N3、N4进行数据读取，具有读写分离的特性，避免了传统6T‑SRAM读干扰，提高了单元的稳定性，也能保证单元的精确度。
一种 sram 单元基于运算电路芯片

[发明专利]极化栅极堆叠SRAM-CN201680083053.1有效
发明人： D.H.莫里斯;U.E.阿夫齐;I.A.扬 -专利权人：太浩研究有限公司
申请日： 2016-04-01 - 公布日： 2023-05-30 - 主分类号： G11C11/412 文献下载
摘要：一个实施例提供了一种设备。所述设备包含：包括第一上拉晶体管和第一下拉晶体管的第一反相器；被交叉耦合到所述第一反相器的第二反相器，所述第二反相器包括第二上拉晶体管和第二下拉晶体管；被耦合到所述第一反相器的第一访问晶体管；以及耦合到所述第二反相器的第二访问晶体管。每个反相器的一个晶体管的栅电极包括极化层。
极化栅极堆叠 sram

[发明专利]存储单元及存储器-CN202310128239.6在审
发明人：朱家国;周戬 -专利权人：苏州宽温电子科技有限公司
申请日： 2023-02-17 - 公布日： 2023-05-09 - 主分类号： G11C11/412 文献下载
摘要：本公开是关于一种存储单元及存储器，涉及集成电路技术领域。该存储单元包括：第一上拉晶体管连接存储节点和电源电压；第二上拉晶体管连接反相存储节点和电源电压；第一端口模块包括第一传输晶体管、第二传输晶体管、第一字线、第一位线和第一反相位线，第一传输晶体管连接存储节点、第一位线和第一字线，第二传输晶体管连接反相存储节点、第一反相位线和第一字线；第二端口模块包括第三传输晶体管、第四传输晶体管、第二字线、第二位线和第二反相位线，第三传输晶体管连接存储节点、第二位线和第二字线，第四传输晶体管连接反相存储节点、第二反相位线和第二字线。本公开可以提高存储单元的集成度。
存储单元存储器

[发明专利]一种具有高稳定性的MOSFET-TFET混合型14T-SRAM单元电路、模块-CN202310038973.3在审
发明人：吴秀龙;杜晨鸿;强斌;刘立;卢文娟;彭春雨;蔺智挺 -专利权人：安徽大学
申请日： 2023-01-12 - 公布日： 2023-04-28 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高稳定性的MOSFET‑TFET混合型14T‑SRAM单元电路，和使用了该种14T‑SRAM单元电路封装而成的模块。本发明采用MOSFET晶体管作为SRAM的传输管，消除了当TFET晶体管用作SRAM单元的传输晶体管时出现正偏p‑i‑n电流的问题；采用两个施密特型反相器构成锁存结构，利用MOSFET晶体管N9、N10对每个反相器的反馈作用，可改善TFET器件的延迟输出饱和特性，提高SRAM单元的稳定性；采用PTFET晶体管P1、P2作为写操作时的上拉电路结构，可降低SRAM单元的写功耗；采用NTFET晶体管N5、N6构成读电路部分，可提高SRAM单元的读能力和读速度。
一种具有稳定性 mosfet tfet 混合 14 sram 单元电路模块

[发明专利]一种低功耗数据休眠可恢复的11T-SRAM单元电路、模块-CN202211658343.8在审
发明人：蔺智挺;张秋明;柳云龙;吴秀龙;彭春雨;赵强;代月花;卢文娟;周永亮;戴成虎;郝礼才 -专利权人：安徽大学
申请日： 2022-12-22 - 公布日： 2023-04-21 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及静态随机存储器技术领域，更具体的，涉及一种低功耗数据休眠可恢复的11T‑SRAM单元电路，以及采用该种电路布局的模块。本发明的11T‑SRAM单元电路中N1、N2、P4、P5构成反馈支路，利用存储节点QB点的存储数据，通过N2或P4，使N1或P5关闭，使本单元电路进入休眠状态。本发明利用电路本身的存储数据“0”或“1”，通过反馈支路使N1或者P5处于关闭状态，从而切断单元电路和VDD或GND之间的连接，使电路进入休眠状态，降低了存储单元的静态功耗；并且休眠后的数据可通过信号的调整，使存储节点Q、QB的电平恢复到原来状态，不会造成功能性错误。
一种功耗数据休眠可恢复 11 sram 单元电路模块

[发明专利]低泄漏行解码器以及包含该低泄漏行解码器的存储器结构-CN202211103456.1在审
发明人：维韦克·拉吉;维纳亚克·R·甘吉;希夫拉吉·G·达内 -专利权人：格芯（美国）集成电路科技有限公司
申请日： 2022-09-09 - 公布日： 2023-04-14 - 主分类号： G11C11/412 文献下载
摘要：本发明涉及低泄漏行解码器以及包含该低泄漏行解码器的存储器结构，揭示低泄漏行解码器以及包含该行解码器的存储器电路的实施例。该行解码器包括字线驱动器电路，包括第一装置(预驱动器)以及第二装置(字线驱动器)。各第二装置串联连接于第一装置与存储器阵列中的一行的字线间。该第一装置可与正供应电压轨直接连接，并通过页脚与接地轨连接。该第二装置可通过页眉与该正供应电压轨连接，并与该接地轨直接连接。该页眉及页脚的开/关状态由时钟信号依赖型控制信号控制，以使它们同时开启或关闭。通过此配置，当该存储器结构空闲时以及当它操作于正常活跃模式时，最大限度地降低该字线驱动器电路的泄漏功耗。
泄漏解码器以及包含存储器结构

[发明专利]一种存内计算读出电路-CN202211741473.8在审
发明人：周玉梅;李晓峰;乔树山;尚德龙 -专利权人：中科南京智能技术研究院
申请日： 2022-12-31 - 公布日： 2023-03-31 - 主分类号： G11C11/412 文献下载
摘要：本发明提供了一种存内计算读出电路，包括：控制电路，用于在模拟电压量输入至全局位线的情况下，对位线电压进行上拉，并在上拉开始时发出计数使能信号，在结束上拉时发出计数结束信号；比较器，用于在所述位线电压达到所述参考电压的情况下翻转，其中，所述参考电压为所述全局位线的预存电压，以使所述控制电路根据所述比较器的翻转情况确定上拉过程是否结束；计数器，用于根据所述控制电路输出的计数使能信号和所述计数结束信号进行计数，并在计数结束后输出计数结果。通过控制电路根据电压上拉状态控制计数器的计数状态，以全局位线预存的电压作为参考电压，可以缩小存内计算读出电路的面积，可以降低存内计算读出电路的制造成本和使用成本。
一种计算读出电路

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