[发明专利]数字图像缩放集成电路的设计方法有效
| 申请号： | 03111801.1 | 申请日： | 2003-01-01 |
| 公开（公告）号： | CN1424753A | 公开（公告）日： | 2003-06-18 |
| 发明（设计）人： | 何云鹏;战嘉瑾;丁勇;刘志恒;陈永强;缪建兵 | 申请（专利权）人： | 海信集团有限公司 |
| 主分类号： | H01L21/82 | 分类号： | H01L21/82;H01L27/00 |
| 代理公司： | 青岛联智专利事务所有限公司 | 代理人： | 宫乃斌 |
| 地址： | 266071*** | 国省代码： | 山东;37 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 一种数字图像缩放集成电路的设计方法，属于集成电路技术。包括以下步骤：由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，场缩放系数vcoef由累加器在每行开始时vcoef[5：0]加上场步长产生；再将经场缩放的RGB值按照行缩放系数进行行缩放变换，行缩放系数hcoef同样由累加器在每个时钟上升沿hcoef[5：0]加上行步长产生；读地址由行、场系数的高位，hcoef[7：6]和vcoef[7：6]累加得到；最后输出目标RGB值。它结构简单，能在单一的电路中同时实现向上缩放和向下缩放两种功能，大大减少了芯片所需的门数和面积，降低了成本。它可广泛应用于各类平板显示器图像制式转化的电路中。 | ||
| 搜索关键词： | 数字图像 缩放 集成电路 设计 方法 | ||
【主权项】：
1.一种数字图像缩放集成电路的设计方法，其特征在于包括以下步骤：由一读写控制模块选择行存储器并产生读写地址，将源图像数据先经过行存储器缓存；然后在相对应的地址取出RGB值按照场缩放系数进行场缩放变换，其中场缩放系数vcoef由步长累加器在每行开始时vcoef[5∶0]加上场步长产生；再在将经场缩放的RGB值按照对应行缩放系数进行行缩放变换，其中行缩放系数hcoef同样由步长累加器在每个时钟上升沿hcoef[5∶0]加上行步长产生；读地址的产生也是由累加器不断将系数的高位：vcoef[7∶6]和hcoef[7∶6]分别累加而得到对应行存储器编号和行地址，最后输出正确的目标RGB值。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于海信集团有限公司，未经海信集团有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/03111801.1/，转载请声明来源钻瓜专利网。
- 上一篇：序批式膜－生物反应器污水处理工艺及装置
- 下一篇：聚光镜式太阳能集能装置
- 同类专利
- 功率MOS管-202210385702.0
- 刘剑;白玉芳;初丹红 - 圣邦微电子（北京）股份有限公司
- 2022-04-13 - 2023-10-27 - H01L21/8234
- 本发明实施例提供一种功率MOS管，属于半导体制造技术领域。功率MOS管包括：半导体衬底；有源区包括第一有源区与第二有源区，均位于半导体衬底上方；电极，位于有源区的上方，包括交替排列且位于同一金属层的第一电极和第二电极，第一电极与第一有源区连接，第二电极与第二有源区连接，第一电极与第二电极均为三段式结构，均包括依次连接且宽度逐渐递增的第一段、中间段与第二段，在第一段上设置有通孔；以及引脚电极，位于第一电极与第二电极之上，包括第一引脚电极和第二引脚电极，第一引脚电极通过位于第一电极上的通孔与第一电极的第一段连接，第二引脚电极通过位于第二电极上的通孔与第二电极的第一段连接。
- 金属零层的制造方法-202210394299.8
- 雷海波;徐文胜 - 上海华力集成电路制造有限公司
- 2022-04-14 - 2023-10-27 - H01L21/8238
- 本发明公开了一种金属零层的制造方法，包括：步骤一、提供完成了前段工艺的源漏形成工艺的半导体衬底，在伪栅极结构之间的区域形成栅极间沟槽；步骤二、在栅极间沟槽的选定区域中形成金属零层截断层；步骤三、在金属零层截断层外的栅极间沟槽中形成金属零层，对金属零层进行回刻使金属零层的顶部表面低于伪栅极结构的顶部表面；步骤四、形成第二氧化层，第二氧化层会将金属零层的顶部表面之上的栅极间沟槽完全填充，进行平坦化工艺将第二氧化层的顶部表面和伪栅极结构的顶部表面相平；步骤五、将伪栅极结构并替换为第二栅极结构。本发明能减少中段制程对前段制程中的源漏区损伤以及减少金属栅工艺环的热负载，能降低金属零层和源漏区接触电阻。
- 具有不同工作电压的MOS晶体管的集成结构和制造方法-202210395908.1
- 程器;邹海华;杨振兴;刘涛;王奇伟 - 上海华力集成电路制造有限公司
- 2022-04-14 - 2023-10-27 - H01L21/8234
- 本发明公开了一种具有不同工作电压的MOS晶体管的集成结构中，具有中间的第二工作电压的第二MOS晶体管的第二侧墙是在具有较低的第一工作电压的第一MOS晶体管的第一侧墙的基础上增加第三子侧墙形成，第一侧墙则由第一子侧墙和第二子侧墙叠加形成。使第二侧墙的厚度通过第三子侧墙调节，用以保证在第二工作电压下第二MOS晶体管的GIDL漏电满足要求。本发明还公开了一种具有不同工作电压的MOS晶体管的集成结构的制造方法。本发明能保证较低的第一工作电压的第一MOS晶体管的第一侧墙的厚度较薄的条件下，单独增加中间的第二工作电压的第二MOS晶体管的第二侧墙厚度，从而能减少第二MOS晶体管的GIDL漏电。
- 半导体器件及其制作方法-202210416514.X
- 徐振亚;刘轶群 - 上海集成电路研发中心有限公司
- 2022-04-20 - 2023-10-27 - H01L21/8234
- 本发明提供了一种半导体器件及其制作方法，所述方法包括：提供衬底，衬底上形成有包括交替层叠的牺牲层与沟道层的堆叠层，堆叠层两侧的衬底内还形成有BDI结构；侧向刻蚀牺牲层并填充形成第一间隔物；侧向刻蚀部分第一间隔物形成第二凹槽；在沟道层上形成外延层；刻蚀去除剩余的第一间隔物形成第三凹槽；第三凹槽内形成带有空气间隙的第二间隔物；形成源/漏极。由于外延层的存在，源/漏极外延生长的基底面积比没有所述外延层时的基底面积更大，并且外延生长初期即可向各方向进行生长，由各个独立生长基底生长的外延层可以较早的融合，从而改善在BDI结构存在的情况下源/漏极外延难以融合的情况，提高器件的性能。
- 改善高压MOS偏移隔离层均匀性的方法-202310620812.5
- 何志斌 - 上海华力集成电路制造有限公司
- 2023-05-30 - 2023-10-27 - H01L21/8234
- 本申请提供一种改善高压MOS偏移隔离层均匀性的方法，包括：步骤S1，提供一衬底，衬底分为高压器件区和核心器件区，衬底上形成有赝栅且位于高压器件区的赝栅中形成有间隙；步骤S2，在衬底上形成侧墙材料层；步骤S3，在衬底上形成保护层，覆盖侧墙材料层；步骤S4，在间隙内以及间隙外围形成牺牲层；步骤S5，回刻蚀牺牲层，去除位于间隙外围的牺牲层；步骤S6，去除位于间隙之外的保护层；步骤S7，刻蚀露出的侧墙材料层，在赝栅的侧壁形成侧墙。通过本申请，可以有效保证高压器件区赝栅高度和核心低压器件区器件性能。
- 半导体结构的制备方法-202311211573.4
- 郑晶莹 - 深圳市新凯来技术有限公司
- 2023-09-20 - 2023-10-27 - H01L21/8234
- 本申请提供一种半导体结构的制备方法，包括：提供基体层；形成沟槽，沟槽位于基体层中；形成目标材料层，目标材料层覆盖沟槽的槽壁、沟槽的槽口和基体层的顶面，位于基体层的顶面的目标材料层的厚度和位于沟槽的槽口处的目标材料层的宽度均大于位于沟槽的槽壁上的目标材料层的厚度；采用各向异性刻蚀去除位于沟槽的槽壁上的目标材料层、沟槽的槽口处的目标材料层和位于基体层的顶面的部分厚度的目标材料层；保留位于基体层的顶面的另一部分厚度的目标材料层，并形成目标层。因此，本申请提供的半导体结构的制备方法，实现了基体层顶面目标层选择性沉积的结构，突破选择性沉积对材料的限制，扩大其适用场景。
- 用于产生表面电荷的包括压电衬垫的FINFET装置及其制造方法-201810815983.2
- 高群;N·西迪基;安东尼·I·邱 - 格芯(美国)集成电路科技有限公司
- 2018-07-24 - 2023-10-27 - H01L21/8234
- 本发明涉及用于产生表面电荷的包括压电衬垫的FINFET装置及其制造方法，揭示于本文的一例示方法包括，但不限于：形成共形压电材料衬垫层于鳍片的至少相对横向侧壁上，形成绝缘材料凹陷层于该鳍片的相对两边上以及于该共形压电材料衬垫层上，移除该共形压电材料衬垫层在该绝缘材料凹陷层之上的数个部分以藉此暴露该鳍片在该凹陷上表面之上的一部分，以及形成栅极结构于该绝缘材料凹陷层之上以及于该鳍片位在该凹陷上表面之上的一部分四周。
- 一种半导体器件的制造方法-202310878725.X
- 李永亮;赵飞;罗军;王文武 - 中国科学院微电子研究所
- 2023-07-17 - 2023-10-24 - H01L21/8238
- 本发明公开了一种半导体器件的制造方法，涉及半导体技术领域，以降低CFET器件的集成难度，提高CFET器件的良率。所述半导体器件的制造方法包括：在半导体基底上形成依次层叠设置的至少一层叠层、半导体隔离层和半导体层。在半导体层上依次形成材料不同的第一掩膜图案和第二掩膜图案。在第一掩膜图案和第二掩膜图案的掩膜作用下，至少对层叠设置的至少一层叠层、半导体隔离层和半导体层进行图案化处理。去除第一掩膜图案；并在第二掩膜图案的掩膜作用下，至少对半导体层进行图案化处理。基于第一鳍状结构制造具有[100]晶向的沟道的N型环栅晶体管；并基于第二鳍状结构制造具有[110]晶向的沟道的P型环栅晶体管。
- 一种三端固定负输出电压调整器制作方法-202310919205.9
- 张宝华 - 无锡天和电子有限公司
- 2023-07-26 - 2023-10-24 - H01L21/8222
- 本申请提供的一种三端固定负输出电压调整器制作方法，其引入高浓度特硼掺杂工艺制作电压基准电路中的齐纳二极管，确保得到性能优异的内部基准源Vref；使用高浓度深结硼掺杂工艺，制作超β横向LPNP晶体管，将超β横向LPNP晶体管的掺杂特硼结深控制到5um，确保LPNP晶体管的放大倍数HFE将达到50~60倍，有效的提升了电路内部LPNP得性能，提高了LPNP管的发射效率，而且还保持了LPNP晶体管的原有高击穿电压BV
- 制造半导体器件的方法-202310323742.7
- 朴硕汉;刘宝元;申贤叙;李基硕;郑文泳 - 三星电子株式会社
- 2023-03-29 - 2023-10-24 - H01L21/8234
- 一种制造半导体器件的方法包括在衬底中形成多个第一沟槽。形成多个第一填充层，多个第一填充层填充第一沟槽并具有延伸以从衬底突出的突出部。在第一填充层的突出部的侧壁上形成间隔物。间隔物暴露衬底的在相邻的第一填充层之间的部分。通过蚀刻衬底的由间隔物暴露的部分，在第一沟槽周围形成多个第二沟槽。形成填充第二沟槽的多个第二填充层。去除所有的第一填充层和间隔物。形成共形地覆盖第一沟槽的内壁的栅材料层。通过分离栅材料层在每个第一沟槽中形成一对栅结构。
- 减少外延层沟槽刻蚀中浅沟槽隔离区硅氧化物缺失的方法-202310960964.X
- 姜林鹏;安苏阳 - 上海华力集成电路制造有限公司
- 2023-08-01 - 2023-10-24 - H01L21/8238
- 本发明提供一种减少外延层沟槽刻蚀中浅沟槽隔离区硅氧化物缺失的方法，提供衬底，衬底上形成有STI以定义出有源区，有源区上形成有多个栅极叠层结构及其对应的源、漏区；在衬底上形成覆盖STI、栅极叠层结构的第一刻蚀阻挡层，之后刻蚀刻蚀阻挡层使其部分保留在STI的上方；利用光刻和刻蚀在源、漏区上形成沟槽；在沟槽的底部形成外延层，之后形成覆盖栅极叠层的层间介质层。本发明通过在曝光之前先沉积一层第一刻蚀阻挡层，然后经过湿法或者干法刻蚀去除掉部分第一刻蚀阻挡层，在浅沟槽处留有部分第一刻蚀阻挡层，在刻蚀时就实现了鳍上形成沟槽时减少了浅沟槽隔离区域的硅氧化物损失量，为层间介质层沉积以及化学机械研磨预留了足够的工艺窗口。
- 半导体元件及其制作方法-202210356920.1
- 李国兴;薛胜元;康智凯;林俊贤;白启宏 - 联华电子股份有限公司
- 2022-04-01 - 2023-10-24 - H01L21/8238
- 本发明公开一种半导体元件及其制作方法，其中该制作半导体元件的方法主要包括先提供一基底包含第一NMOS区域、第一PMOS区域、第二NMOS区域、第二PMOS区域以及一MOS电容区，然后形成一鳍状结构NMOS晶体管于该第一NMOS区域，形成一鳍状结构PMOS晶体管于该第一PMOS区域，形成一平面型NMOS晶体管于该第二NMOS区域，形成一平面型PMOS晶体管于该第二PMOS区域，再形成一平面型MOS电容于该MOS电容区。
- 芯片及其制备方法、终端-202210355856.5
- 万光星;高健;陈尚志;刘燕翔 - 华为技术有限公司
- 2022-04-06 - 2023-10-24 - H01L21/8234
- 本申请提供一种芯片及其制备方法、终端，涉及半导体技术领域，可以通过降低第一间隔层和第二间隔层的综合介电常数，来降低边缘寄生电容，以提高FinFET的性能。该芯片包括鳍式场效应晶体管，鳍式场效应晶体管的制备方法，包括：在衬底上依次形成假栅极和第一间隔层；第一间隔层设置于假栅极的相对两侧。接着，形成源极和漏极；沿第一间隔层指向假栅极的方向，源极和漏极分设于鳍式场效应晶体管的沟道区域的相对两侧。在第一间隔层背离假栅极侧，形成第二间隔层；第二间隔层的介电常数小于第一间隔层的介电常数。接着，去除假栅极。
- 半导体器件制备方法-202311188426.X
- 朱红波;张哲;高向阳 - 粤芯半导体技术股份有限公司
- 2023-09-15 - 2023-10-24 - H01L21/8234
- 本发明提供一种半导体器件制备方法，包括步骤：制备得到半导体结构，所述半导体结构包括半导体材料的基底及位于基底内，且显露于基底表面的有源区，以及位于基底上表面或基底内的栅极；于有源区表面和栅极表面涂布金属前驱物以形成金属前驱物材料层；进行预设时长的热烘，以于有源区和金属前驱物材料层的界面处以及栅极和金属前驱物材料层的界面处形成初始欧姆接触层；去除未反应的金属前驱物材料；进行热退火，以使初始欧姆接触层成为低阻值欧姆接触层。相较于现有技术，本发明不仅流程极大简化，可以显著降低生产成本，而且热处理温度显著降低，有助于减少乃至避免器件损伤及减少金属的横向扩散，从而提高生产良率。
- 一种半导体结构及其制造方法-202311191701.3
- 洪繁;谢荣源;林滔天;祝进专;张星池 - 合肥晶合集成电路股份有限公司
- 2023-09-15 - 2023-10-24 - H01L21/8234
- 本发明公开了一种半导体结构及其制造方法，所述半导体结构至少包括：半导体衬底，半导体衬底中设置有浅槽隔离结构和阱区；隧道氧化层，设置在半导体衬底上，隧道氧化层覆盖在部分阱区上和部分浅槽隔离结构上；浮栅层，设置在隧道氧化层上；多个隔离沟槽，穿过浮栅层和隧道氧化层，与阱区或浅槽隔离结构的表面接触；隔离层，设置在隔离沟槽内，隔离层连接于阱区或浅槽隔离结构，且隔离层位于相邻的浮栅层之间；隔离氧化层，设置在隔离层和浮栅层上，且所述隔离氧化层覆盖所述隔离沟槽的部分侧壁；以及控制栅层，设置在隔离氧化层上。本发明提供的半导体结构及其制造方法，能够防止存储单元之间发生漏电流，提升非易失性存储器的数据保存能力。
- 电容阵列的形成方法及半导体结构-202110772178.8
- 宛强 - 长鑫存储技术有限公司
- 2021-07-08 - 2023-10-24 - H01L21/82
- 本发明提出一种电容阵列的形成方法及半导体结构，电容阵列的形成方法包括：提供衬底，其包括阵列区和非阵列区，衬底内形成有基底层和介电层，基底层与介电层之间形成有第一阻挡层；在介电层表面形成分别对应于阵列区和非阵列区的第一阵列定义层和第二阵列定义层；在第一阵列定义层和第二阵列定义层表面形成图形转移层；以图形转移层为掩膜，图案化介电层和第二阵列定义层，形成位于阵列区的电容阵列；去除剩余的第二阵列定义层。
- 存储器及其制备方法-202110773760.6
- 杨蒙蒙;李晓杰;王晓玲 - 长鑫存储技术有限公司
- 2021-07-08 - 2023-10-24 - H01L21/8238
- 本申请实施例提供一种存储器及其制备方法，其中，所述方法包括：提供一衬底；其中，所述衬底包括第一N型有源区和第一P型有源区；形成覆盖所述第一P型有源区的外延层；其中，所述外延层显露所述第一N型有源区；形成覆盖所述第一N型有源区的第一栅介质层，同时形成覆盖所述外延层的第二栅介质层；其中，所述第一栅介质层的厚度和所述第二栅介质层的厚度基本相同；形成覆盖所述第一栅介质层的第一栅极，以形成第一NMOS器件；形成覆盖所述第二栅介质层的第二栅极，以形成第一PMOS器件。
- 半导体装置-201980071828.7
- 河野宪司 - 株式会社电装
- 2019-11-05 - 2023-10-24 - H01L21/8234
- 在级联连接有JFET(10)和MOSFET(20)的半导体装置中，JFET(10)具备漂移层(113)、配置在漂移层(113)上的沟道层(114)、形成在沟道层(114)的表层部且与沟道层(114)相比为高杂质浓度的源极层(115)、在沟道层(114)中形成得比源极层(115)深的栅极层(13)、在沟道层(114)中形成得比源极层(115)深且与栅极层(13)分离的体层(116)、隔着漂移层(113)而配置在与源极层(115)相反的一侧的漏极层(111)。而且，使栅极层(13)与体层(116)之间的耐压比MOSFET(20)的耐压低。
- 半导体器件的制造方法-201810677304.X
- 金柱然;张亨淳;尹钟密;河泰元 - 三星电子株式会社
- 2014-04-16 - 2023-10-20 - H01L21/8238
- 本发明公开了一种半导体器件，其包括：衬底，其包括第一有源区、第二有源区和第一和第二有源区之间的场区；以及栅极结构，其形成在衬底上，以跨越第一有源区、第二有源区和场区。栅极结构包括彼此直接接触的p型金属栅电极和n型金属栅电极，p型金属栅电极从第一有源区朝着第二有源区延伸不到第一有源区与第二有源区之间的距离的一半。
- 半导体器件-201780094075.2
- 上嶋和也;蒲原史朗;恩田道雄;长谷卓;西野辰郎 - 瑞萨电子株式会社
- 2017-11-14 - 2023-10-20 - H01L21/8234
- 在一实施方式的半导体器件中，将构成模拟电路的场效应晶体管形成于其上的SOI衬底的半导体层的厚度设置为2nm以上且24nm以下。
- 半导体结构及其形成方法-202010145752.2
- 周飞 - 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
- 2020-03-05 - 2023-10-20 - H01L21/8238
- 一种半导体结构及其形成方法，所述半导体结构包括：衬底，所述衬底包括第一区、第二区以及位于所述第一区和第二区之间的第三区，以及位于所述第一区表面的第一沟道柱和位于所述第二区表面的第二沟道柱；位于所述衬底第一区上以及第一沟道柱侧壁表面的第一功函数层；位于所述衬底第二区上以及第二沟道柱侧壁表面的第二功函数层。从而，改善半导体器件的性能。
- 开关LDMOS器件的制造方法-202010817030.7
- 张晗;杨新杰;金锋;乐薇 - 上海华虹宏力半导体制造有限公司
- 2020-08-14 - 2023-10-20 - H01L21/8238
- 本申请公开了一种开关LDMOS器件的制造方法，涉及半导体制造领域。该方法包括在衬底上形成有源区；在CMOS区域形成CMOS器件的第一阱区；在衬底表面形成栅氧化层；形成CMOS器件的栅极和开关LDMOS器件的栅极；在开关LDMOS区域形成开关LDMOS器件的第二阱区，第一阱区与第二阱区不相同；形成开关LDMOS器件的高压掺杂区；形成器件的栅极侧墙；形成CMOS器件和开关LDMOS器件的源区、漏区；解决了目前集成制作CMOS器件和开关LDMOS器件，开关LDMOS器件的性能受到CMOS器件限制的问题；达到了提升开关LDMOS器件的性能，满足新的应用场景的效果。
- 半导体结构的形成方法-202310815440.1
- 张书浩;汪恒 - 长鑫存储技术有限公司
- 2023-07-03 - 2023-10-17 - H01L21/8238
- 本公开提供的半导体结构的形成方法，包括：提供半导体衬底，半导体衬底包括NMOS区域和PMOS区域；于NMOS区域和PMOS区域中形成依次堆叠的栅氧化层、高K介质层和第一功函数调节结构；去除PMOS区域中的第一功函数调节结构；采用氧气或氧等离子体对PMOS区域中的高K介质层进行处理，以减少PMOS区域中的高K介质层中的氧空位；于PMOS区域中的高K介质层上形成第二功函数调节结构；于NMOS区域和PMOS区域形成栅极层和盖层；于NMOS区域形成第一栅极堆叠结构，并同时于PMOS区域形成第二栅极堆叠结构；在第一栅极堆叠结构和第二栅极堆叠结构的侧壁形成隔离层。本公开能够同时降低NMOS晶体管和PMOS晶体管的阈值电压。
- 半导体结构及其形成方法-202010305031.3
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2020-04-17 - 2023-10-17 - H01L21/8238
- 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、分立于衬底上的多个沟道叠层，沟道叠层包括第一沟道层和位于第一沟道层上的第二沟道层，第一沟道层和第二沟道层的材料不同，基底包括第一区域和第二区域，沟道叠层位于第一区域和第二区域中；在沟道叠层露出的衬底上形成层间介质层，层间介质层中形成有露出沟道叠层的栅极开口；去除第一区域的栅极开口中的第二沟道层；去除第二区域的栅极开口中的第一沟道层；形成包围剩余的第一沟道层和第二沟道层的栅极结构。本发明实施例，使得第一区域和第二区域的晶体管的沟道区的材料不同，以满足不同晶体管的性能需求，进而优化半导体结构的电学性能。
- 半导体器件及其制造方法-201810826061.1
- 仓智司;日佐光男;坂本圭司;岩崎太一 - 瑞萨电子株式会社
- 2013-04-19 - 2023-10-17 - H01L21/8234
- 本发明的一些实施例涉及半导体器件及其制造方法。可以在相同的衬底上形成需要减少泄漏电流的第一晶体管以及需要高速运算和低功耗兼容的第二晶体管，并且为两种类型的晶体管分别提供足够的性能。第一晶体管需要减少泄漏电流。第二晶体管需要低功耗、高速运算。衬底的形成第二扩散层的部分的上表面形成为低于形成第一扩散层的部分的上表面。
- 半导体结构及其形成方法-201910146909.0
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2019-02-27 - 2023-10-17 - H01L21/8234
- 一种半导体结构及其形成方法，形成方法包括：提供衬底，衬底上形成有多个分立的初始鳍部，初始鳍部具有第一导热系数；在初始鳍部露出的衬底上形成隔离材料层，隔离材料层覆盖初始鳍部的侧壁；去除部分厚度初始鳍部，在隔离材料层内形成沟槽，且剩余初始鳍部作为伪鳍部；在沟槽内形成鳍部，鳍部具有第二导热系数，第一导热系数大于第二导热系数；形成鳍部后，去除部分厚度隔离材料层，形成底部隔离层，底部隔离层至少覆盖伪鳍部的侧壁。本发明在鳍部和衬底之间引入伪鳍部，且伪鳍部材料的导热系数更高，相应增强器件工作时产生的热量向衬底内的散发效果，从而改善了器件的自发热效应，进而使器件性能得到改善。
- 半导体结构及其形成方法-201910152061.2
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2019-02-28 - 2023-10-17 - H01L21/8234
- 一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括衬底、位于所述衬底上的缓冲停止层以及分立于所述缓冲停止层上的伪鳍部；在所述伪鳍部露出的缓冲停止层上，形成隔离结构，且隔离结构覆盖伪鳍部的侧壁；对隔离结构进行退火处理；退火处理后，去除伪鳍部，在隔离结构中形成凹槽；在凹槽中形成鳍部；回刻蚀部分厚度的隔离结构，形成隔离层，隔离层覆盖鳍部的部分侧壁。本发明实施例在隔离结构覆盖伪鳍部时进行退火处理，然后去除伪鳍部形成鳍部，避免鳍部表面被氧化，且因为伪鳍部形成在缓冲停止层上，使得后续去除伪鳍部时，凹槽底部位于缓冲停止层上。本发明实施例使得鳍部具有良好的均一性，进而优化半导体结构的性能。
- 半导体结构及其形成方法-202010175906.2
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2020-03-13 - 2023-10-17 - H01L21/8238
- 一种半导体结构及其形成方法，形成方法包括：提供基底，包括相邻接的第一区域和第二区域，第一区域用于形成第一型晶体管，第二区域用于形成第二型晶体管，第一型晶体管的导电类型与第二型晶体管的导电类型不同；在第一区域的基底上形成具有第一型离子的第一掺杂层；在第二区域的基底上形成具有第二型离子的第二掺杂层；去除第一掺杂层和第二掺杂层交界处的第一掺杂层和第二掺杂层，形成露出基底的开口；形成开口后，在第一掺杂层上形成第一半导体沟道柱，在第二掺杂层上形成第二半导体沟道柱的过程中，第一掺杂层中的第一型离子不易扩散到第二掺杂层，第二掺杂层中的第二型离子不易扩散到第一掺杂层，有利于提高半导体结构的电学性能。
- 半导体结构及其形成方法-202010584727.4
- 周飞 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2020-06-24 - 2023-10-17 - H01L21/8234
- 一种半导体结构及其形成方法，形成方法包括：提供衬底，包括多个器件单元区，衬底上形成有第一掺杂层，第一掺杂层上形成有半导体柱；形成包围半导体柱的栅极结构；形成覆盖栅极结构和第一掺杂层的初始层间介质层，至少覆盖栅极结构露出的半导体柱侧壁；在相邻器件单元区的交界处，依次刻蚀初始层间介质层和第一掺杂层形成隔离槽；在隔离槽中形成隔离结构；回刻蚀部分厚度初始层间介质层，形成层间介质层；采用外延工艺在层间介质层露出的半导体柱的表面形成第二掺杂层。本发明采用外延工艺形成第二掺杂层，增大了第二掺杂层的表面积，从而减小接触电阻，且在隔离结构的作用下，在相邻器件单元区的交界处，相邻第二掺杂层相接触的概率低。
- 半导体结构及其形成方法-201910134224.4
- 王楠 - 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
- 2019-02-22 - 2023-10-17 - H01L21/8234
- 一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底和位于衬底上的伪鳍部；在伪鳍部露出的衬底上形成隔离层，隔离层覆盖伪鳍部的部分侧壁；在伪鳍部露出的隔离层上形成鳍部；形成鳍部后，去除伪鳍部；去除伪鳍部后，在鳍部露出的衬底上形成隔离结构，隔离结构覆盖鳍部的部分侧壁。后续形成横跨鳍部且覆盖鳍部的部分顶面和部分侧壁的栅极结构后，栅极结构能够直接对被其覆盖的部分鳍部进行控制，而位于隔离结构中的部分鳍部没有被栅极结构覆盖，不易被栅极结构直接控制，因为本发明实施例鳍部形成在隔离层上，隔离层将鳍部与衬底电隔离，使得位于隔离结构中的鳍部不易发生漏电，优化了半导体结构的电学性能。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
