[发明专利]半导体装置无效
| 申请号： | 02143240.6 | 申请日： | 2002-09-20 |
| 公开（公告）号： | CN1433148A | 公开（公告）日： | 2003-07-30 |
| 发明（设计）人： | 矢泽弥亘;中川伸一;和田恭司 | 申请（专利权）人： | 三菱电机株式会社 |
| 主分类号： | H03K5/13 | 分类号： | H03K5/13 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 杨凯,叶恺东 |
| 地址： | 暂无信息 | 国省代码： | 暂无信息 |
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| 摘要： | 本发明旨在实现这样的半导体装置，该装置能为消除因制造偏差引起的延迟误差以达到要求的延迟量而进行修正。该装置中设有：将周期已确定的时钟信号CLK1输入其延迟量已被分别设定的多个1ns延迟列4，根据由这些1ns延迟列4引起的时钟信号CLK1的相位改变，测定对应于设定延迟量的实际延迟量的延迟量测定部件；由连接数可自由调整的延迟列8构成的多个延迟部件；以及按照与所述延迟测定部件测定的设定延迟量对应的实际延迟量，生成用以修正延迟列8的连接数的修正信号，以使所述延迟部件的延迟列分别达到要求延迟量的修正信号生成部件。 | ||
| 搜索关键词： | 半导体 装置 | ||
【主权项】：
1.一种半导体装置，其中设有：延迟量测定部件(5、6与7)，该部件将周期已确定的时钟信号输入其延迟量被分别设定的多个延迟列(4)，根据由这些延迟列引起的相位改变，测定对应于设定延迟量的实际延迟量；由延迟元件的连接数可自由调整的延迟列构成的多个延迟部件(8)；以及修正信号生成部件(9)，该部件根据与所述延迟测定部件测定的设定延迟量对应的实际延迟量，生成用以修正延迟列的连接数的修正信号，以使所述延迟部件的延迟列分别达到要求的延迟量。
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- 一种可配置延迟电路及延时配置方法，属于集成电路信号延迟技术领域。本发明针对现有采用反相器单元检测或过滤SET脉冲时，标准反相器单元提供的延迟时间很难满足SET脉冲宽度检测需求的问题。可配置延迟电路包括主体电路、上拉网络单元和下拉网络单元，其中主体电路包括反相器I1、反相器I2、四个NMOS晶体管N1、N2、N3、N4和四个PMOS晶体管P1、P2、P3、P4；主体电路可提供百皮秒量级的输出延迟，并且在此基础上输出延迟可以通过上拉网络单元和下拉网络单元配置的控制端进一步调整，一方面可以更好地满足设计需求，另一方面能够通过实时调整电路的延迟，应对因工艺偏差以及温度和电源电压波动引起的延迟变化。本发明的延时时间能够满足SET脉冲宽度检测需求。
- 延迟单元-202110490607.2
- 陈培炜;陈宪谷 - 连恩微电子有限公司
- 2021-05-06 - 2023-08-11 - H03K5/135
- 本发明提供一种延迟单元。第一输入晶体管耦接于一供应电源以及一第一输出端之间，具有控制端用以接收一第一输入信号。第二输入晶体管耦接于上述供应电源以及一第二输出端之间，具有控制端用以接收一第二输入信号。第一镜射晶体管耦接于一可变电流源以及一接地端之间，具有控制端耦接于上述可变电流源。第二镜射晶体管耦接于上述第一输出端以及上述接地端之间，具有控制端耦接于上述可变电流源。第三镜射晶体管耦接于上述第二输出端以及上述接地端之间，具有控制端耦接于上述可变电流源。可变电容耦接于上述第一以及第二输出端之间。
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