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[发明专利]多个独立的串行链接存储器-CN201910406571.8在审
发明人：金镇祺;潘弘柏 -专利权人： 考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2019-08-06 - 主分类号： G06F13/42 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
链接闪烁存储器存储体串行数据链接接口半导体存储器控制数据传输存储器设备回波信号线存储器串行链接串行数据串行通信菊花链级联配置虚拟

[发明专利]多个独立的串行链接存储器-CN201910482688.4在审
发明人：金镇祺;潘弘柏 -专利权人： 考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2019-07-23 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
链接闪烁存储器存储体串行数据链接接口半导体存储器控制数据传输存储器设备回波信号线存储器串行链接串行数据串行通信菊花链级联配置虚拟

[发明专利]具有极性控制的每单元多比特(MBC)的非易失性存储器设备和系统及其编程方法-CN201410827500.2有效
发明人：金镇祺;W·皮特里 -专利权人： 考文森智财管理公司
申请日： 2009-06-30 - 公布日： 2018-01-16 - 主分类号： G11C16/02 文献下载
摘要：一种每单元多比特(MBC)非易失性存储器设备、方法和系统，其中用于写数据到存储阵列或者从存储器阵列读取数据的控制器通过下述操作来控制数据的极性，即，选择性地反相数据字来最大化(M‑1)个虚拟页面内要被编程的比特数，并且选择性地反相数据字来最小化第M虚拟页面内要被编程的比特数，其中M是每单元的比特数。当数据字被反相时，设置相应的极性控制标志。当从M个虚拟页面读取时，根据对应的极性标志选择性地反相数据。这减少了最高阈值电压编程状态的数量。这提供了编程单元阈值电压的紧密分布，减小的电力消耗、减小的编程时间和增强的装置可靠性。
具有极性控制单元比特 mbc 非易失性存储器设备系统及其编程方法

[发明专利]用于PLL/DLL的高输出阻抗电荷泵-CN200910204669.1有效
发明人：迪特尔·黑勒 -专利权人： 考文森智财管理公司
申请日： 2004-12-10 - 公布日： 2017-08-04 - 主分类号： H03L7/08 文献下载
摘要：一种在锁相环/延迟锁定环中使用的电荷泵，包括上拉电路、下拉电路和运算放大器。将电荷泵设计为使与上拉和下拉电路的操作相关联的静态相位误差最小。运算放大器的使用还减轻了低电源电压的影响。
用于 pll dll 输出阻抗电荷

[发明专利]具有完全独立的部分阵列刷新功能的动态随机存取存储器-CN201210088496.3有效
发明人：金镇祺;吴学俊 -专利权人： 考文森智财管理公司
申请日： 2007-03-28 - 公布日： 2017-08-01 - 主分类号： G11C11/406 文献下载
摘要：一种动态随机存取存储器设备包括多个存储器子块。每一子块具有多个字线，每一字线连接多个数据存储单元。独立进行部分阵列自刷新(PASR)配置设置。根据所述PASR设置，寻址存储器子块用于刷新。PASR设置由存储器控制器做出。可以选择子块地址的任意一种组合。因此，完全独立刷新存储器子块。用于数据保持的用户可选择的阵列提供有效的存储器控制编程，特别适于低功率移动应用。
具有完全独立部分阵列刷新功能动态随机存取存储器

[发明专利]闪存存储器编程禁止方案-CN201410347316.8有效
发明人：金镇祺 -专利权人： 考文森智财管理公司
申请日： 2007-11-29 - 公布日： 2017-06-30 - 主分类号： G11C16/10 文献下载
摘要：本发明涉及一种用于最小化闪存存储器中编程干扰的方法。为了降低不期望从擦除状态进行编程的NAND闪存存储器单元串中的编程干扰，使用局部提升的沟道禁止方案。在该局部提升的沟道禁止方案中，不期望编程的NAND串中的所选择的存储器单元和NAND串中的其他单元去耦。这使得去耦的单元的沟道被局部提升到在对应字线上升到编程电压时足以禁止F‑N隧穿的电压电平。由于高提升效率，应用到NAND串中的剩余存储器单元的栅极的传递电压可以相对于现有技术方案下降，从而在允许随机页面编程时最小化编程干扰。
闪存存储器编程禁止方案

[发明专利]多个独立的串行链接存储器-CN201410748603.X在审
发明人：金镇祺;潘弘柏 -专利权人： 考文森智财管理公司
申请日： 2006-09-29 - 公布日： 2015-05-06 - 主分类号： G11C7/10 文献下载
摘要：本发明公开一种用于在半导体存储器中串行数据链接接口和存储体之间控制数据传输的装置、系统和方法。在一实施例中，本发明公开了一种具有多个串行数据链接和多个存储体的闪烁存储器设备，其中，所述链接独立于所述多个体。所述闪烁存储器设备可以以菊花链配置级联，并在存储器设备之间使用回波信号线串行通信。此外，本发明描述了一种虚拟多链接配置，其中使用单个链接来模拟多链接。
独立串行链接存储器

[发明专利]具有散热器的存储系统-CN201380035664.5无效
发明人：金镇祺 -专利权人： 考文森智财管理公司
申请日： 2013-07-26 - 公布日： 2015-04-29 - 主分类号： G11C5/00 文献下载
摘要：在尺寸方面被制造为适配在标准磁性硬盘驱动器(HDD)形状因子内的存储系统。该存储系统包括固态盘(SSD)和热耦合到该SSD的主体的冷却设备。SSD的部件比磁性HDD占据空间的更小体积。特别地，当SSD具有与HDD形状因子的尺寸相匹配的宽度和长度尺寸时，SSD具有小于HDD形状因子的高度尺寸。因此，在HDD形状因子高度和SSD高度之间的空间的体积有益地由冷却设备占据。该存储系统可接着被用作对HDD的直接更换，因为它可适配在为标准化HDD形状因子配置的HDD分隔间内。
具有散热器存储系统

[发明专利]环形拓扑状态指示-CN201380028585.1在审
发明人： P·吉利厄姆 -专利权人： 考文森智财管理公司
申请日： 2013-05-28 - 公布日： 2015-03-18 - 主分类号： G11C7/10 文献下载
摘要：一种半导体装置，包括具有外部数据接口、外部状态接口和多个内部数据接口的桥接装置。多个存储装置中的每一个经由一个内部数据接口连接到桥接装置。每个存储装置具有连接到桥接装置的输入的就绪/忙输出。桥接装置被配置为响应于在外部状态接口上接收的状态请求命令，在外部状态接口上以分组化格式输出每个就绪/忙输出的当前状态；以及，通过一个内部数据接口从所选存储装置的状态寄存器读取信息，并且响应于在外部数据接口上接收的状态读取命令在外部数据接口上提供该信息。还公开了一种操作半导体装置的方法。
环形拓扑状态指示

[发明专利]用于在具有多个存储状态的非易失性存储单元中执行操作的设备和方法-CN201380032997.2无效
发明人： P·吉利厄姆;金镇祺 -专利权人： 考文森智财管理公司
申请日： 2013-06-21 - 公布日： 2015-03-04 - 主分类号： G11C16/10 文献下载
摘要：公开了用于在具有多个存储状态的非易失性存储单元中执行操作的设备和方法。一种方法是用于在配置为存储多达N+1个位的非易失性存储单元中对N个位进行编程的方法，其中N是大于零的整数。用于编程的方法包括将N位数据编程到所述非易失性存储单元中。用于编程的方法还包括将作为所述N位数据的逻辑函数的额外数据位编程到所述非易失性存储单元中。所述非易失性存储单元被配置为提供用于位存储的2N+1个阈值电压范围，且根据所述逻辑函数：i)所述2N+1个阈值电压范围中的第一组2N个阈值电压范围用于存储所述N位数据；以及ii)与所述第一组交替的剩余的第二组2N个阈值电压范围未被使用。
用于具有存储状态非易失性单元执行操作设备方法

[发明专利]包括主器件的堆叠的半导体器件-CN201410445896.4在审
发明人：金镇祺 -专利权人： 考文森智财管理公司
申请日： 2010-02-12 - 公布日： 2015-02-04 - 主分类号： G11C16/26 文献下载
摘要：本发明公开了一种包括堆和多个电通路的系统。该堆包括第一非易失性存储芯片和第二非易失性存储芯片，该第二非易失性存储芯片缺少至少一些非核心电路。多个电通路在该第一非易失性芯片和该第二非易失性存储芯片之间延伸，该电通路有助于使该第一非易失性存储芯片向该第二非易失性存储芯片提供器件操作所需的信号和电压。
包括器件堆叠半导体器件

[发明专利]具有堆叠的存储器的CPU-CN201280068123.8无效
发明人：潘弘柏 -专利权人： 考文森智财管理公司
申请日： 2012-11-29 - 公布日： 2014-10-08 - 主分类号： H01L25/18 文献下载
摘要：一种具有衬底的多芯片封装，该衬底具有用于连接到外部装置的电接触。CPU裸片布置在该衬底上并且与该衬底通信。CPU裸片具有占用该CPU裸片的第一区域的多个处理器核心，以及占用该CPU裸片的第二区域的SRAM高速缓存。DRAM高速缓存布置在CPU裸片上并且与CPU裸片通信。DRAM高速缓存具有多个堆叠的DRAM裸片。该多个堆叠的DRAM裸片与CPU裸片的第二区域基本对准，并且基本不覆盖CPU裸片的第一区域。还公开了一种多芯片封装，其具有在衬底上布置的DRAM高速缓存以及在DRAM高速缓存上布置的CPU裸片。
具有堆叠存储器 cpu

[发明专利]用于堆叠的半导体装置的中介层-CN201280064251.5无效
发明人： P·吉利厄姆 -专利权人： 考文森智财管理公司
申请日： 2012-11-28 - 公布日： 2014-09-17 - 主分类号： H01L23/492 文献下载
摘要：本发明公开了一种半导体装置，包括具有至少一个衬底焊盘的衬底。在衬底上堆叠多个半导体裸片。每个半导体裸片具有位于该裸片的有源表面上的至少一个裸片焊盘。将多个中介层中的每一个安装到对应的一个半导体裸片上。每个中介层具有与至少一个裸片焊盘对准的、穿过该中介层形成的孔。在至少一个裸片焊盘和至少一个衬底焊盘之间的电连接至少部分由中介层形成。该电连接包括至少一个引线接合。
用于堆叠半导体装置中介

[发明专利]使用堆叠式存储器装置裸片的存储器系统和方法-CN201280057245.7无效
发明人： B·J·崔 -专利权人： 考文森智财管理公司
申请日： 2012-11-23 - 公布日： 2014-09-03 - 主分类号： G11C11/34 文献下载
摘要：用于组织计算机系统的存储器的方法和设备，该计算机系统包括连接到逻辑装置(1)的多个存储器装置(2、39)，特别是具有连接到逻辑裸片的多个堆叠式存储器裸片的存储器系统，逻辑装置(1)具有分析并补偿到堆叠了多个裸片的堆叠式装置(2、3、4、5)的不同延迟的能力，以增加在装置(2、3)和逻辑装置(1)之间的吞吐量，允许具有自修复能力的存储器的大规模集成，其中所述裸片被划分成由连接到逻辑裸片(1)的多个总线(21、22)服务的分区。
使用堆叠存储器装置系统方法

[发明专利]降低的噪声DRAM感测-CN201280049151.5无效
发明人： B·J·崔 -专利权人： 考文森智财管理公司
申请日： 2012-10-03 - 公布日： 2014-06-11 - 主分类号： G11C11/4094 文献下载
摘要：描述了一种动态随机访问存储装置。第一阵列具有第一多个位线，每个位线耦合到一列存储单元。第二阵列具有第二多个位线，每个位线耦合到一列存储单元。感测放大器能够以开放位线配置选择性地连接到第一多个位线中的至少一个位线以及第二多个位线中的至少一个互补位线。具有与位线预充电电压相对应的电压VBL的电压供应选择性地连接到每个位线。逻辑在读操作期间将每个位线和互补位线选择性地连接到感测放大器和电压供应中的一个。连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。还描述了一种方法。
降低噪声 dram 感测

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