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[发明专利]存储体结构-CN201210372431.1有效
发明人：王彦辉;刘耀;贾福桢;金利峰;李滔;周培峰 -专利权人：无锡江南计算技术研究所
申请日： 2012-09-28 - 公布日： 2013-01-23 - 主分类号： G11C11/413 文献下载
摘要：一种存储体结构。在印制板正面并排布置九个正面存储体单元：正面第一存储体单元、正面第二存储体单元、正面第三存储体单元、正面第四存储体单元、正面第五存储体单元、正面第六存储体单元、正面第七存储体单元、正面第八存储体单元、正面第九存储体单元在印制板反面与正面存储体单元对应的位置处并排布置九个反面存储体单元：反面第一存储体单元、反面第二存储体单元、反面第三存储体单元、反面第四存储体单元、反面第五存储体单元、反面第六存储体单元、反面第七存储体单元、反面第八存储体单元、反面第九存储体单元。印制板的正面安装的九个正面存储体单元属于第一路存控。印制板的反面安装的九个反面存储体单元属于第二路存控。
存储结构

[发明专利]动态的每存储体和全存储体刷新-CN201880089664.6在审
发明人：沈冠豪;拉温德拉·N·巴尔加瓦;詹姆斯·雷蒙德·马格罗;凯达尔纳特·巴拉里斯南;王静 -专利权人：超威半导体公司
申请日： 2018-09-19 - 公布日： 2020-12-15 - 主分类号： G06F13/16 文献下载
摘要：公开了用于执行计算系统中的高效存储器访问的系统、设备和方法。在各种实施方案中，一种计算系统包括计算资源和耦接到存储器装置的存储器控制器。所述存储器控制器确定针对多个排中的给定排的存储器请求。所述存储器控制器将所述给定排的预测的等待时间确定为所述存储器控制器中的用于存储未完成存储器请求的待决队列不存储针对所述给定排的任何存储器请求的时间量。所述存储器控制器将总存储体等待时间确定为用于利用每存储体刷新操作来刷新给定存储体中的尚未刷新的多个存储体的时间量。如果不存在针对所述给定排的待决请求，则使用所述预测的等待时间和所述总存储体等待时间中的每一者来在每存储体刷新操作与全存储体刷新操作之间进行选择。
动态存储刷新

[发明专利]具有独立接口路径的存储器设备的通用管芯实现-CN201910026528.9在审
发明人： K·S·贝恩斯 -专利权人：英特尔公司
申请日： 2016-05-18 - 公布日： 2019-08-02 - 主分类号： G06F13/16 文献下载
摘要：存储器设备包括至少两个独立的接口路径，接口路径包括多个存储器存储体。存储器设备可以选择性地以存储体模式或存储体组模式操作。在存储体模式下，存储体作为逻辑存储体被操作，其中来自不同接口路径的分开的物理存储体并行操作。当逻辑存储体被访问时，属于逻辑存储体的所有物理存储体跨接口路径而被并行访问。在存储体组模式下，存储体被独立操作，但以存储体组访问。分开的接口路径作为独立的存储体组被操作，存储体在其存储体组中被单独访问。在存储体组模式下，对分开的存储体组的背对背访问是可能的，而不会造成访问延迟。
存储体组接口路径存储体存储器设备逻辑存储物理存储体体被访问存储器存储体并行操作并行访问独立操作独立接口访问延迟模式操作背对背管芯通用

[发明专利]具有独立接口路径的存储器设备的通用管芯实现-CN201680022947.X有效
发明人： K·S·贝恩斯 -专利权人：英特尔公司
申请日： 2016-05-18 - 公布日： 2021-11-23 - 主分类号： G06F13/16 文献下载
摘要：存储器设备包括至少两个独立的接口路径，接口路径包括多个存储器存储体。存储器设备可以选择性地以存储体模式或存储体组模式操作。在存储体模式下，存储体作为逻辑存储体被操作，其中来自不同接口路径的分开的物理存储体并行操作。当逻辑存储体被访问时，属于逻辑存储体的所有物理存储体跨接口路径而被并行访问。在存储体组模式下，存储体被独立操作，但以存储体组访问。分开的接口路径作为独立的存储体组被操作，存储体在其存储体组中被单独访问。在存储体组模式下，对分开的存储体组的背对背访问是可能的，而不会造成访问延迟。
具有独立接口路径存储器设备通用管芯实现

[发明专利]半导体器件-CN201811300426.3有效
发明人：金雄来;李泰龙 -专利权人：爱思开海力士有限公司
申请日： 2018-11-02 - 公布日： 2023-05-16 - 主分类号： G11C8/12 文献下载
摘要：半导体器件包括列操作控制电路和存储体列地址发生电路。列操作控制电路在第一模式下响应于合成控制脉冲而从第一存储体选择信号和第二存储体选择信号来产生第一存储体地址控制信号和第二存储体地址控制信号以及第一存储体控制脉冲和第二存储体控制脉冲，使得第一存储体中的数据和第二存储体中的数据被同时输出存储体列地址发生电路响应于第一存储体地址控制信号和第二存储体地址控制信号来从列地址产生第一存储体列地址和第二存储体列地址，以用于选择第一存储体和第二存储体。
半导体器件

[发明专利]半导体器件-CN201810941798.8有效
发明人：金雄来;郭明均;李泰龙 -专利权人：爱思开海力士有限公司
申请日： 2018-08-17 - 公布日： 2023-04-14 - 主分类号： G11C8/12 文献下载
摘要：一种半导体器件包括存储体组选择信号发生电路和存储体组地址发生电路。存储体组选择信号发生电路基于被产生为执行读取操作或写入操作的命令脉冲来储存存储体地址。存储体组选择信号发生电路将所储存的存储体地址输出为存储体组选择信号。存储体组地址发生电路产生存储体组地址和内部存储体组地址，用于执行包括在基于存储体组选择信号而选中的存储体组中的单元阵列的列操作。
半导体器件

[发明专利]半导体器件及包括半导体器件的存储系统-CN201510501611.9有效
发明人：辛善惠;朴洛圭 -专利权人：爱思开海力士有限公司
申请日： 2015-08-14 - 公布日： 2020-11-06 - 主分类号： G11C8/08 文献下载
摘要：存储器件，包括第一存储体，其包括第一存储区块和第二存储区块；第二存储体，其包括第三存储区块和第四存储区块；和体选择单元，其适用于当施加激活命令时选择第一存储体和第二存储体当中的对应于体地址的存储体，其中选中的存储体在激活选中的存储体的存储区块当中的被区块地址而选中的存储区块的字线的同时对未选中的存储区块的字线执行行存取
半导体器件包括存储系统

[发明专利]半导体存储器件中使用的存储体选择信号控制电路和方法-CN200510124629.8无效
发明人：郭镇锡 -专利权人：三星电子株式会社
申请日： 2005-11-14 - 公布日： 2006-06-21 - 主分类号： G11C11/401 文献下载
摘要：存储器存储体选择控制电路和方法，改善多存储体半导体存储器结构中数据检测放大器的数据检测余量。存储体选择信号控制电路包括存储体开关控制单元，接收存储器存储体选择信号并将对应的存储器存储体选择控制信号输出以根据预定顺序选择地连接存储器存储体到全局数据输入/输出线。存储体开关控制单元对在预定顺序中最后选择的存储器存储体之前选择的存储器存储体，输出被使能第一时间段P1的存储器存储体选择控制信号；对最后选择的存储器存储体，输出被使能第二时间段P2的存储器存储体选择控制信号开关单元，根据预定顺序响应于对应的存储体选择控制信号，顺序地连接选择的存储器存储体到全局数据输入/输出线一预定时间段P1或P2。
半导体存储器件使用选择信号控制电路方法

[发明专利]修改存储体操作参数-CN201910988353.X在审
发明人： C·G·维杜威特;A·J·威尔逊 -专利权人：美光科技公司
申请日： 2019-10-17 - 公布日： 2020-04-28 - 主分类号： G11C17/16 文献下载
摘要：本申请案涉及修改存储体操作参数。可基于微调信息个别地调整存储器系统内的存储体或存储体群组的(若干)操作参数。可将存储体或存储体群组的局部微调信息存储在也存储所述特定存储体的修复信息的熔断器集中或存储在也存储所述特定存储体群组中的存储体的修复信息的熔断器集中。相对于或代替将全局调整施加到所述存储器系统中的多个或所有所述存储体的操作参数，可将所述局部微调信息施加到特定存储体或存储体群组的操作参数。
修改存储体操参数

[发明专利]使用冗余存储体进行故障主存储体修复的存储器件-CN202180002505.X在审
发明人：汤强 -专利权人：长江存储科技有限责任公司
申请日： 2021-06-30 - 公布日： 2021-11-09 - 主分类号： G11C29/00 文献下载
摘要：在某些方面，一种存储器件包括：存储单元阵列、输入/输出(I/O)电路以及耦合到所述I/O电路的I/O控制逻辑。所述存储单元阵列包括P组存储体。P个冗余存储体包括在所述P组存储体中并由所述P组存储体共享。所述I/O电路耦合到所述P组存储体并且被配置为分别向P×N个工作存储体或从所述P×N个工作存储体引导P×N条数据。所述I/O控制逻辑被配置为基于指示来自所述P组存储体的K个故障主存储体的存储体故障信息，从所述P组存储体确定所述P×N个工作存储体。所述P×N个工作存储体包括所述P个冗余存储体中的K个冗余存储体。所述I/O控制逻辑被配置为控制所述I/O电路分别向所述P×N个工作存储体或从所述P×N个工作存储体引导P×N条数据。
使用冗余存储进行故障主存修复器件

[发明专利]采用存储体转换方式的数据处理装置及其方法-CN89101867.0无效
发明人：金子丰 -专利权人：三洋电机株式会社
申请日： 1989-02-24 - 公布日： 1992-02-12 - 主分类号： G06F9/42 文献下载
摘要：在具有多个存储体(4、5、6)的，采用存储体转换方式的子数据处理装置中，分别将存储体转换控制程序存放在多个存储体的各自的相同地址空间内。在执行完该子程序后，再取出第二存储体的存储体转换控制程序，由第二存储体向第一存储体转换，并取出第一存储体的存储体转换控制程序。根据此第一存储体的存储体转换控制程序返回到原先的处理程序。
采用存储转换方式数据处理装置及其方法

[发明专利]执行缓冲器控制的信息处理设备和方法-CN201710133728.5在审
发明人：孙蓓;林泽欣 -专利权人：西安格瑞德化工新材料有限公司
申请日： 2017-03-08 - 公布日： 2018-09-25 - 主分类号： H04N19/423 文献下载
摘要：该信息处理设备包括：存储体溢出标志确认装置，用于确认存储体溢出标志是否被置位，该存储体溢出标志通知存储体满状态的发生，在存储体满状态中，在设有多个存储体的存储区中，还未读取的数据被存储在所有存储体中；读指针控制装置，用于当存储体溢出标志确认装置确认存储体溢出标志被置位时，使得由读指针指定的位置移动到由写指针指定的位置处的存储体的下一个存储体，其中读指针将存储区的各个存储体循环指定为要从中读取数据的存储体，写指针将存储区的各个存储体循环指定为要写入数据的存储体；以及读装置，用于从由读指针指定的位置已被读指针控制装置更新后的读指针所指定的存储体中读取数据。
存储体读指针溢出信息处理设备标志确认装置缓冲器控制控制装置存储满状态体循环写指针置位读取标志通知写入数据读装置位置处更新

[发明专利]信息处理设备和方法-CN200910173664.7无效
发明人：普天间智;石见英辉 -专利权人：索尼株式会社
申请日： 2009-09-10 - 公布日： 2010-03-17 - 主分类号： H04N7/26 文献下载
摘要：该信息处理设备包括：存储体溢出标志确认装置，用于确认存储体溢出标志是否被置位，该存储体溢出标志通知存储体满状态的发生，在存储体满状态中，在设有多个存储体的存储区中，还未读取的数据被存储在所有存储体中；读指针控制装置，用于当存储体溢出标志确认装置确认存储体溢出标志被置位时，使得由读指针指定的位置移动到由写指针指定的位置处的存储体的下一个存储体，其中读指针将存储区的各个存储体循环指定为要从中读取数据的存储体，写指针将存储区的各个存储体循环指定为要写入数据的存储体；以及读装置，用于从由读指针指定的位置已被读指针控制装置更新后的读指针所指定的存储体中读取数据。
信息处理设备方法

[发明专利]半导体器件-CN202010724927.5在审
发明人：崔谨镐;金敬默;金雄来 -专利权人：爱思开海力士有限公司
申请日： 2020-07-24 - 公布日： 2021-08-13 - 主分类号： G11C8/18 文献下载
摘要：一种半导体器件包括内部列控制信号生成电路、存储体地址传输电路和第一存储体控制电路。内部列控制信号生成电路生成列控制信号以输出内部列控制信号。存储体地址传输电路接收存储体地址以生成反相存储体地址以及输出存储体地址和反相存储体地址。第一存储体控制电路基于存储体地址和反相存储体地址中的至少一个来生成第一存储体激活信号以及基于内部列控制信号来锁存第一存储体激活信号以生成第一存储体列控制信号。
半导体器件

[发明专利]存储体组交错-CN202080076307.3在审
发明人： A·阿蒂埃里;J-J·勒克莱;S·托祖尔 -专利权人：高通股份有限公司
申请日： 2020-10-01 - 公布日： 2022-06-10 - 主分类号： G06F13/16 文献下载
摘要：可以通过增加存储体组和存储体交错来提高SDRAM系统中的存储器利用率。存储体组交错和存储体交错可以通过存储器控制器生成其中存储体组地址位相较于物理存储器地址的MSB更靠近LSB被定位的物理存储器地址来增加。替代地，或者除了以这种方式定位存储体组地址位之外，还可以通过将物理存储器地址的存储体组地址位和存储体地址位与初始的物理存储器地址的行地址位进行散列处理来增加存储体组交错和存储体交错。存储列地址位也可以被包含在该散列处理中。
存储交错

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