“G11C11/4094”专利分类搜索_专利查询_文献下载_出售_求购_买卖_交易

钻瓜专利网为您找到相关结果49个，建议您升级VIP下载更多相关专利

[发明专利]一种存储单元对、阵列、存储电路、电子设备及方法-CN202210298988.9在审
发明人：王朝;王昭昊;冯家高;赵巍胜 -专利权人：北京航空航天大学
申请日： 2022-03-25 - 公布日： 2023-10-03 - 主分类号： G11C11/4094 文献下载
摘要：本申请实施例提供一种存储单元对、阵列、存储电路、电子设备及方法，其中存储单元对包括：一对存储子单元以及一公共晶体管；每个存储子单元包括一独立晶体管和一存储元件；所述公共晶体管的控制极与一写字线耦接，其第一极和第二极各自耦接在一存储子单元的独立晶体管和存储元件之间。本发明通过公共晶体管与独立晶体管的串、并联，达到减小驱动电阻的目的，同时引入的公共晶体管合理布局于两个存储子单元之间的间隔处，在不增加面积的情况下，通过减小驱动电阻提升了存储单元的驱动能力。
一种存储单元阵列电路电子设备方法

[发明专利]存储器设备及其操作方法-CN201910417613.8有效
发明人：孙钟弼 -专利权人：三星电子株式会社
申请日： 2019-05-20 - 公布日： 2023-09-19 - 主分类号： G11C11/4094 文献下载
摘要：包括连接到多个字线的多个存储器单元的存储器设备的操作方法，该操作方法包括：从外部设备接收第一激活命令，在接收第一激活命令之后从外部设备接收至少一个操作命令，在接收至少一个操作命令之后接收预充电命令，并且在接收预充电命令之后从外部设备接收第二激活命令。当至少一个操作命令不包括写入命令时，在从接收预充电命令的时间起经过第一预充电参考时间之后接收第二激活命令。当至少一个操作命令包括写入命令时，在从接收预充电命令的时间起经过第二预充电参考时间之后接收第二激活命令。
存储器设备及其操作方法

[发明专利]电压产生电路、存储器装置和产生位线预充电电压的方法-CN201910813280.0有效
发明人：徐宁焄;赵胜晛;申昌昊;李龙宰 -专利权人：三星电子株式会社
申请日： 2019-08-30 - 公布日： 2023-09-19 - 主分类号： G11C11/4094 文献下载
摘要：公开电压产生电路、存储器装置和产生位线预充电电压的方法。一种存储器装置包括电压产生电路，电压产生电路包括偏移补偿器，偏移补偿器被配置为：接收参考电压和偏移代码，并将偏移代码链接到参考电压。电压产生电路包括比较器，比较器被配置为：将链接到偏移代码的参考电压与位线预充电电压进行比较并输出驱动控制信号。电压产生电路包括驱动器，驱动器被配置为：响应于驱动控制信号输出处于参考电压的目标电平的位线预充电电压。电压产生电路包括背景校准电路，背景校准电路被配置为：产生用于执行控制的偏移代码，使得目标短路电流流过输出位线预充电电压的驱动器的输出节点。
电压产生电路存储器装置位线预充电方法

[发明专利]14T抗辐照的SRAM存储单元及基于此的电路模块、结构和芯片-CN202310483229.4在审
发明人：赵强;李鹏飞;王浩宇;卢健杰;戴成虎;吴秀龙;彭春雨;蔺智挺;卢文娟 -专利权人：安徽大学
申请日： 2023-04-27 - 公布日： 2023-09-12 - 主分类号： G11C11/4094 文献下载
摘要：本发明涉及一种14T抗辐照的SRAM存储单元及基于此的电路模块、结构和芯片。SRAM存储单元包括6个NMOS晶体管N1～N6和8个PMOS晶体管P1～P8。P1、P2、P5与P6作为上拉管，P3和P4作为下拉管，它们的状态分别由存储节点Q和QN控制。Q与QN通过N5与N6分别与位线BL和位线BLB电连接。冗余存储节点S0与S1通过P7与P8分别与位线BL和位线BLB电连接。本发明采用极性加固原理进行设计，保证了冗余存储节点S0、S1的稳定性，同时利用源隔离技术提升了存储节点Q、QB的稳定性。本发明的SRAM存储单元在写入数据的过程中，位线通过N5、N6、P7、P8同时向内部节点Q\QB与S0\S1写入数据，大大提高了单元的数据写入速度以及噪声容限，降低了存储单元的功耗。
14 辐照 sram 存储单元基于电路模块结构芯片

[发明专利]一种随机存储器-CN202210142366.7在审
发明人：白瑞杰;杨一哲 -专利权人：西安格易安创集成电路有限公司
申请日： 2022-02-16 - 公布日： 2023-08-25 - 主分类号： G11C11/4094 文献下载
摘要：本申请公开了一种随机存储器，该随机存储器包括：存储单元；字线；互补的位线对；第一输入输出线和第二输入输出线，用于与位线对连接，当位线对对应的列选通模块导通时，位线对通过导通的列选通模块而与输入输出线对连通；初始化模块，连接在第一输入输出线与第二输入输出线之间，在执行连写操作时，若下一笔写操作非进行数据输入屏蔽，在均衡阶段，第一输入输出线与第二输入输出线连通分享电荷以使两者上的电压为分享电压；若下一笔写操作进行数据输入屏蔽，在均衡阶段，第一输入输出线与第二输入输出线上的电压被预充电至工作电压并相互连通分享电荷，并在均衡阶段后保持工作电压以屏蔽数据写入至位线对。通过上述方式，可以降低电路的功耗。
一种随机存储器

[发明专利]存储结构-CN202310089016.3有效
发明人：亚历山大;蒋新淼 -专利权人：浙江力积存储科技有限公司
申请日： 2023-01-16 - 公布日： 2023-08-18 - 主分类号： G11C11/4094 文献下载
摘要：本公开的实施例提供一种存储结构，其包括：存储阵列、读数据控制电路、写数据控制电路、数据输出缓存、数据输入缓存和写数据选择电路。读数据控制电路从存储阵列读取第一差分数据对，根据第一差分数据对来生成读取数据对。数据输出缓存存储读取数据对并向输入/输出端口输出读取数据对。数据输入缓存存储经由输入/输出端口输入的写入数据对。写数据选择电路在拷贝信号处于有效电平的情况下，将读取数据对提供给写数据控制电路，以及在拷贝信号处于无效电平的情况下，将写入数据对提供给写数据控制电路。写数据控制电路根据从写数据选择电路接收到的数据对来生成第二差分数据对，将第二差分数据对写入存储阵列。
存储结构

[发明专利]动态存储器及其读写方法、存储装置-CN202210055157.9在审
发明人：戴瑾 -专利权人：北京超弦存储器研究院
申请日： 2022-01-18 - 公布日： 2023-06-02 - 主分类号： G11C11/4094 文献下载
摘要：本申请提供了一种动态存储器及其读写方法、存储装置，动态存储器包括存储阵列、读写电路以及写寄存模块，写寄存模块包括至少一个写寄存器。当外部输入数据未写满写寄存器时，读写电路读取存储阵列中当前行的数据，将与写寄存器中未写入外部输入数据的位置对应位置处的当前行的数据一一对应写入写寄存器中，以进行数据合并；读写电路将写寄存器中合并后的数据写入存储阵列的当前行中。因此，即使外部输入数据不能直接整行的写入至存储阵列中，也可以通过先将外部输入数据写入写寄存器，然后再将数据由写寄存器写入存储阵列中的方式，将外部输入数据写入存储阵列中。由此，动态存储器可以实现随机写入，提高了数据写入的灵活性。
动态存储器及其读写方法存储装置

[发明专利]存储器及其访问方法、电子设备-CN202210804207.9有效
发明人：朱正勇;康卜文;王丹;赵超 -专利权人：北京超弦存储器研究院
申请日： 2022-07-07 - 公布日： 2023-05-23 - 主分类号： G11C11/4094 文献下载
摘要：本申请实施例提供了一种存储器及其访问方法、电子设备。该存储器包括至少一个存储阵列、至少一个控制电路、若干用于读操作的读字线和读位线；存储阵列包括若干阵列排布的存储单元，存储单元包括第一晶体管和第二晶体管；控制电路被配置为在预处理阶段，将第一电压传输至读字线和读位线；以及，在预充电阶段，将第二电压传输至存储单元连接的读位线，在读取感应阶段，将第三电压传输至存储单元连接的读字线。本申请提供的存储器能够将数据可靠的读出，同时能够避免或者有效降低串扰。
存储器及其访问方法电子设备

[发明专利]一种三维存储器、制备方法及数据操作方法-CN202211641233.0在审
发明人：童浩;汪宾浩;缪向水 -专利权人：华中科技大学
申请日： 2022-12-20 - 公布日： 2023-03-31 - 主分类号： G11C11/4094 文献下载
摘要：本发明公开了一种三维存储器、制备方法及数据操作方法，三维存储器由多层结构在垂直方向上周期排列组成，多层结构包括第一导线层、第一电容层、第一选通管层、第二导线层、第二电容层和第二选通管层，第一导线层由若干根相互平行的导线组成，第一选通管层由若干个选通管均匀分布组成的阵列组成，第一电容层由若干个电容均匀分布组成的阵列组成，第一电容层中每个电容的下电极均与第一选通管层中的一个选通管的上电极相连，本发明能够在垂直方向上对1S1C存储单元进行堆叠，能大幅提升1S1C存储器的存储密度。
一种三维存储器制备方法数据操作方法

[发明专利]一种电压域转时域的存内计算电路-CN202211374197.6在审
发明人：乔树山;李润成;尚德龙;周玉梅 -专利权人：中科南京智能技术研究院
申请日： 2022-11-04 - 公布日： 2023-01-17 - 主分类号： G11C11/4094 文献下载
摘要：本发明涉及一种电压域转时域的存内计算电路，涉及存内计算领域，包括SRAM列单元和电压域时域转换电路；每个SRAM的字线均连接一个输入信号，各SRAM用于存储权重；电压域时域转换电路包括与门以及依次串联的晶体管PM1、NM1、NM2、NM3和NM4，晶体管PM1的源极连接电源，晶体管PM1的栅极和晶体管NM1的栅极连接时钟信号，晶体管NM2的栅极、晶体管NM3的栅极和晶体管NM4的栅极均与位线连接，晶体管NM4的源极接地；通过量化与门输出的脉冲宽度表示SRAM列单元的乘累加结果；乘累加结果为各行SRAM存储的权重与对应字线的输入信号的乘累加结果，降低存内计算的功耗和占用面积。
一种电压时域计算电路

[发明专利]存储器装置数据存取方案以及相关装置、系统和方法-CN202210140425.7在审
发明人：何源;郭钟太 -专利权人：美光科技公司
申请日： 2022-02-16 - 公布日： 2022-10-18 - 主分类号： G11C11/4094 文献下载
摘要：本申请涉及存储器装置数据存取方案以及相关装置、系统和方法。公开了存储器装置数据存取方案。一或多个实施例可包含一种存储器装置，存储器装置包含第一列平面、第二列平面和数据引导电路。第一列平面可包含：第一边缘；第二边缘；以及第一数量的数位线，第一数量的数位线布置在第一边缘与第二边缘之间。第二列平面可包含：第三边缘，第三边缘被定位成与所述第二边缘相邻；第四边缘；以及第二数量的数位线，第二数量的数位线布置在第三边缘与第四边缘之间。数据引导电路可被配置成使第一数量的数位线中的第一数位线与第二数量的数位线中的第二数位线在逻辑上相关，第一数位线靠近第一边缘并且第二数位线靠近第四边缘。还公开了相关联的系统和方法。
存储器装置数据存取方案以及相关系统方法

[发明专利]一种存储芯片和存储芯片的控制方法-CN202210838725.2在审
发明人：拜福君;段会福;肖文武 -专利权人：西安紫光国芯半导体有限公司
申请日： 2022-07-15 - 公布日： 2022-10-14 - 主分类号： G11C11/4094 文献下载
摘要：本申请提供一种存储芯片和存储芯片的控制方法，存储芯片包括多个存储模块，每一存储模块包括多个存储阵列，每一存储阵列包括：第一存储阵列，第一存储阵列工作于第一存储模式；第二存储阵列，第二存储阵列工作于第二存储模式；控制电路，连接第一存储阵列和第二存储阵列，控制电路用于将第二存储阵列中至少部分数据写入第一存储阵列中，以使得外部设备对第一存储阵列进行数据读写；以及将第一存储阵列中至少部分数据写入第二存储阵列中，以进行数据备份。具体的，外部设备仅对第一存储阵列进行读写，以使得本申请的存储芯片能够具有读写速度快，寿命长的特点，第一存储阵列中的数据可以在第二存储阵列中备份，使其具有断电后数据不会丢失的特点。
一种存储芯片控制方法

[发明专利]存储器件、物理不可复制功能(PUF)生成器及生成签名的方法-CN201810934618.3有效
发明人：林建呈;詹伟闵;林志宇;吕士濂 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-08-16 - 公布日： 2022-10-11 - 主分类号： G11C11/4094 文献下载
摘要：本发明的实施例提供了存储器件、物理不可复制功能(PUF)生成器及其生成签名的方法。物理不可复制功能(PUF)生成器包括第一感测放大器，第一感测放大器具有被配置为从多个存储单元的第一存储单元接收信号的第一输入端，以及被配置为从多个存储单元的第二存储单元接收信号的第二输入端。第一感测放大器被配置为比较多个存储单元的第一和第二存储单元的存取速度。基于存取速度的比较，第一感测放大器提供用于生成PUF签名的第一输出信号。控制器被配置为向第一感测放大器输出使能信号，控制器具有被配置为从第一存储单元的位线接收信号的第一输入端，以及被配置为从第二存储单元的位线接收信号的第二输入端。
存储器件物理不可复制功能 puf 生成器生成签名方法

[发明专利]在信号切换瞬变期间减少存储器装置中的读取干扰-CN201810641858.4有效
发明人：陈宏燕;赵伟;卢景煌;董颖达 -专利权人：桑迪士克科技有限责任公司
申请日： 2018-06-21 - 公布日： 2022-09-27 - 主分类号： G11C11/4094 文献下载
摘要：在感测过程期间用于减少存储器单元的读取干扰的存储器装置和相关联的技术。在未被选择的子区块中的存储器串的漏极端和/或源极端处，在感测过程期间将选择栅极晶体管一次或多次地转变到导电状态。转变可以在感测过程期间多次周期性地发生。当选择栅极晶体管处于导电状态中时，可以移除沟道中的累积的空穴。这有助于提供在感测过程结束时当未被选择的字线电压斜降时沟道电势的较快减少。紧挨于边缘数据存储器单元的干扰诱导的沟道梯度的持续时间减少，使得该单元的读取干扰也减少。
信号切换期间减少存储器装置中的读取干扰

[发明专利]半导体存储装置-CN202110258672.2在审
发明人：佐藤贵彦 -专利权人：华邦电子股份有限公司
申请日： 2021-03-10 - 公布日： 2022-09-20 - 主分类号： G11C11/4094 文献下载
摘要：提供一种半导体存储装置，与活化字线的位置无关，该半导体存储装置可以抑制干扰的发生。一种半导体存储装置，包括多个字线、位线、多个存储器单元，连接到多个字线中的任何一条字线和位线，感测放大器，连接到位线；以及控制部，以控制使位于多个字线中的活化字线越靠近感测放大器，活化感测放大器的时序就越晚。
半导体存储装置

1
2
3
4
下一页»
尾页
共 49 条