“富士通半导体股份有限公司”申请（专利权）人搜索_中国专利权人_发明人_技术持有人_科研专家_钻瓜专利网

钻瓜专利网为您找到相关结果170个，建议您升级VIP下载更多相关专利

[发明专利]半导体器件及其制造方法-CN201510455626.6有效
发明人：斋藤仁;王文生 -专利权人： 富士通半导体股份有限公司
申请日： 2015-07-29 - 公布日： 2019-03-15 - 主分类号： H01L27/06 文献下载
摘要：公开了一种半导体器件及其制造方法，该半导体器件包括：半导体衬底；基底，位于半导体衬底上方；第一导电插塞，位于基底中；存储单元区域，位于基底中；以及逻辑电路区域，连接至存储单元区域；逻辑电路包括第一电容器。第一电容器包括：第一底电极，第一底电极的下表面的一部分与第一导电插塞接触；第一绝缘膜，位于第一底电极上；以及第一顶电极，位于第一绝缘膜上。第一顶电极在平面图中与第一导电插塞间隔开。采用本公开的技术方案，能够抑制平滑电容器的泄露电流。
半导体器件及其制造方法

[发明专利]半导体器件-CN201410307590.2有效
发明人：安田真;江间泰示;堀充明;藤田和司 -专利权人： 富士通半导体股份有限公司
申请日： 2014-06-30 - 公布日： 2019-01-01 - 主分类号： H01L27/02 文献下载
摘要：一种半导体器件，包括：衬底；在衬底内形成的第一有源区域，并且第一有源区域包括具有第一宽度的第一区域以及具有比第一宽度大的第二宽度的第二区域，并且第一有源区域沿第一方向延伸；在衬底内形成的第二有源区域，平行于第一有源区域的第二区域延伸；以及在衬底内形成的元件隔离绝缘膜，分别隔开第一有源区域和第二有源区域，其中第一有源区域的第二区域或第二有源区域包括在平面视图内沿垂直于第一方向的第二方向凹进的凹进部。本发明能够防止元件隔离绝缘膜内产生空隙。
半导体器件

[发明专利]半导体器件及其制造方法-CN201511021446.3有效
发明人：置田阳一;伊藤英树;王文生 -专利权人： 富士通半导体股份有限公司
申请日： 2015-12-31 - 公布日： 2018-10-26 - 主分类号： H01L27/11502 文献下载
摘要：一种制造半导体器件的方法，其包括：在半导体衬底之上形成绝缘膜；在绝缘膜上形成导电膜；在导电膜上形成介电膜；在介电膜上以一定间隔形成多个上电极；通过溅射法在上电极和介电膜上形成第一保护性绝缘膜；通过原子层沉积法在第一保护性绝缘膜上形成第二保护性绝缘膜，从而用第二保护性绝缘膜填充沿着介电膜的晶界的间隙；在第二保护性绝缘膜形成后，使导电膜形成图案以提供下电极。
半导体器件及其制造方法

[发明专利]半导体器件、半导体晶片及半导体器件的制造方法-CN201510262495.X有效
发明人：吉泽和隆;江间泰示;森木拓也 -专利权人： 富士通半导体股份有限公司
申请日： 2012-09-14 - 公布日： 2018-06-19 - 主分类号： H01L23/52 文献下载
摘要：一种半导体器件，包括：半导体衬底，具有芯片区、位于芯片区外缘的划片区、以及在平面图中位于划片区中并且位于半导体衬底的边缘附近的焊盘区；下布线层，形成在半导体衬底上方，包括第一导电图案和多个第二导电图案，每个第二导电图案布置在焊盘区内，其中，第一导电图案沿着焊盘区的外周布置，多个第二导电图案布置在焊盘区的内部区域中，并且第一导电图案和多个第二导电图案彼此电隔离；绝缘膜，形成在下布线层上方；以及上布线层，形成在绝缘膜上方，包括在平面图中与第一导电图案和第二导电图案重叠的第三导电图案，第三导电图案电连接至第一导电图案。本发明能够在半导体衬底中抑制裂纹的形成。 1
导电图案衬底半导体器件半导体焊盘区划片区绝缘膜芯片区半导体晶片内部区域上布线层下布线层布线层电隔离电连接焊盘外周制造

[发明专利]半导体设备-CN201510511697.3有效
发明人：菅田章彦;野添耕二;二野宫鼓;藤冈伸也 -专利权人： 富士通半导体股份有限公司
申请日： 2015-08-19 - 公布日： 2018-05-29 - 主分类号： H02M7/08 文献下载
摘要：公开了一种半导体设备。在通过利用整流电路根据天线接收的RF载波信号产生电源电压的半导体设备中，每个都包括多个电容器和多个二极管的整流电路被多级连接。整流电路包括在比二极管导通电压大的电压处导通并且将二极管的阴极钳位在第一电压的限幅电路。在连接到天线连接端子的电容器和被提供电源电压的参考电位VSS的节点之间，二极管和限幅电路并联连接。第一电压小于由整流电路的二极管构成的寄生双极晶体管的阈值电压。
二极管整流电路半导体设备电容器电源电压限幅电路寄生双极晶体管阴极天线连接端子二极管导通并联连接参考电位多级连接天线接收阈值电压导通钳位

[发明专利]电力切换电路及方法、半导体集成电路和无线电装置及系统-CN201510135145.7有效
发明人：山田聪 -专利权人： 富士通半导体股份有限公司
申请日： 2015-03-25 - 公布日： 2018-02-23 - 主分类号： H03K17/687 文献下载
摘要：提供了电力切换电路、半导体集成电路、无线电装置、无线电系统和电力切换方法。该电力切换电路包括电流镜电路，其通过以不同的镜像比传输受监测电流来生成镜像电流，所述受监测电流通过监测电源电压来获得；选择器，其根据电源电压的切换状态、以组合的方式来对所述镜像电流进行选择，所述组合对于所述受监测电流具有不同的镜像比；比较器，其对由选择器选择的镜像电流进行比较并且输出比较结果；以及切换电路，其基于比较结果来将要提供给负载的供电电压切换为电源电压中之一。
电力切换电路方法半导体集成电路无线电装置系统

[发明专利]半导体器件及制造半导体器件的方法-CN201410428998.5有效
发明人：松浦修武 -专利权人： 富士通半导体股份有限公司
申请日： 2014-08-27 - 公布日： 2018-01-30 - 主分类号： H01L27/04 文献下载
摘要：本申请公开一种半导体器件及制造半导体器件的方法，该半导体器件包括晶体管，形成在半导体衬底上；第一绝缘薄膜，形成在该半导体衬底上方；以及第一和第二电容器，位于该第一绝缘薄膜上。该第一电容器包括下部电极、铁电体和上部电极。该下部电极和该上部电极之一连接至该晶体管的杂质区。该第二电容器包括第一电极、第一电介质、第二电极、第二电介质和第三电极。该下部电极由与该第一电极同样的材料形成，该铁电体由与该第一电介质同样的材料形成，并且该上部电极由与该第二电极同样的材料形成。利用本发明，可获得具有大电容和高耐受电压的电容器单元，且设计自由度高。
半导体器件制造方法

[发明专利]放大器-CN201410498423.0有效
发明人：川野阳一;山浦新司 -专利权人：富士通株式会社;富士通半导体股份有限公司
申请日： 2014-09-25 - 公布日： 2017-12-26 - 主分类号： H03F3/45 文献下载
摘要：一种放大器包括两个输入端子，该两个输入端子接收差分的、双音调的传输信号；两个输出端子；线圈，该线圈具有分别与输入端子连接的端子，并且该线圈具有中心抽头；第一晶体管，该第一晶体管具有与线圈的一个端子连接的栅极，并且第一晶体管的输出端子与一个输出端子连接；第二晶体管，该第二晶体管具有与线圈的另一端子连接的栅极，并且第二晶体管的输出端子与另一输出端子连接；二极管，该二极管具有与中心抽头连接的端子；以及偏压电路，该偏压电路与二极管的另一端子连接以输出栅极电压来接通第一晶体管和第二晶体管。二极管根据从中心抽头供应到二极管的端子的传输信号的二次谐波的信号电平来调整端子电压。
放大器

[发明专利]半导体器件及其制造方法-CN201510002781.2有效
发明人：斋藤仁 -专利权人： 富士通半导体股份有限公司
申请日： 2015-01-05 - 公布日： 2017-12-15 - 主分类号： H01L27/108 文献下载
摘要：化合物半导体器件实施例包括第一下电极；第一绝缘膜，在所述第一下电极上方；第一上电极，在所述第一绝缘膜上方；第二下电极，与所述第一下电极分离；第二绝缘膜，在所述第二下电极上方；第三绝缘膜，在所述第二绝缘膜上方；以及第二上电极，在所述第三绝缘膜上方。所述第一绝缘膜的厚度与所述第三绝缘膜的厚度大致相同；所述第三绝缘膜在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的外部；并且所述第二上电极在平面图中的轮廓位于所述第二绝缘膜在平面图中的轮廓的内部。
半导体器件及其制造方法

[发明专利]半导体器件-CN201410337858.7有效
发明人：吉泽和隆;江间泰示 -专利权人： 富士通半导体股份有限公司
申请日： 2011-02-28 - 公布日： 2017-11-24 - 主分类号： H01L23/58 文献下载
摘要：本发明提供一种半导体器件，包括半导体基板，包括形成有半导体元件的第一半导体芯片区；层叠层间绝缘膜，形成在所述半导体基板上；以及第一金属环，形成在所述层叠层间绝缘膜中；其中所述第一金属环环绕所述半导体元件；所述第一金属环包括第一侧壁；所述第一金属环包括第一下侧金属层和直接形成在所述第一下侧金属层上的第一上侧金属层；所述第一下侧金属层具有第一厚度；第一平滑度系数是所述第一上侧金属层从所述第一下侧金属层的突出宽度与所述第一厚度之间的比值，所述第一平滑度系数是零或小于1，从而能在某种程度上获得防裂环损坏抑制效果。
半导体器件

[发明专利]铁电存储器设备-CN201410508927.6有效
发明人：平山智久;森田敬三;篠崎直治 -专利权人： 富士通半导体股份有限公司
申请日： 2014-09-28 - 公布日： 2017-08-29 - 主分类号： G11C11/22 文献下载
摘要：一种铁电存储器设备，包括存储器阵列，其包括多个铁电存储器单元；码生成电路，其被配置为将写入数据和奇偶校验生成器矩阵相乘以生成校验比特，由此产生汉明码，该汉明码中布置有信息比特和校验比特，该信息比特是写入数据；以及驱动电路，其被配置为将汉明码写入存储器阵列，其中，奇偶校验生成器矩阵具有多个行，并且每一行中“1”的数目是偶数。
存储器设备

[发明专利]半导体集成电路器件及其制造方法-CN201710239805.5在审
发明人：江间泰示;藤田和司;鸟居泰伸;堀充明 -专利权人： 富士通半导体股份有限公司
申请日： 2013-09-30 - 公布日： 2017-08-18 - 主分类号： H01L27/092 文献下载
摘要：本发明提供一种半导体集成电路器件及其制造方法。因此，本发明的目的是提供一种方法，其中，在半导体集成电路器件中，具有大幅度不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管(每一个晶体管使用非掺杂沟道)的半导体器件中。通过控制有效沟道长度，控制漏电流而不改变包括非掺杂沟道层以及设置在非掺杂沟道层正下方的屏蔽层的晶体管中的杂质浓度分布。
半导体集成电路器件及其制造方法

[发明专利]半导体集成电路器件及其制造方法-CN201310461549.6有效
发明人：江间泰示;藤田和司;鸟居泰伸;堀充明 -专利权人： 富士通半导体股份有限公司
申请日： 2013-09-30 - 公布日： 2017-05-10 - 主分类号： H01L27/088 文献下载
摘要：本发明提供一种半导体集成电路器件及其制造方法。因此，本发明的目的是提供一种方法，其中，在半导体集成电路器件中，具有大幅度不同的Ioff水平的多个晶体管被一起嵌入在包括晶体管（每一个晶体管使用非掺杂沟道）的半导体器件中。通过控制有效沟道长度，控制漏电流而不改变包括非掺杂沟道层以及设置在非掺杂沟道层正下方的屏蔽层的晶体管中的杂质浓度分布。
半导体集成电路器件及其制造方法

[发明专利]半导体器件-CN201310300798.7有效
发明人：小野田道广 -专利权人： 富士通半导体股份有限公司
申请日： 2013-07-17 - 公布日： 2017-04-26 - 主分类号： H01L29/78 文献下载
摘要：一种半导体器件包括第一导电类型的半导体衬底，形成在半导体衬底中的第二导电类型的第一区域，形成在第一区域中的第一导电类型的第二区域，形成在第二区域中的第二导电类型的源区，形成在第一区域中的第二导电类型的漏区，在漏区的侧面上包括第一区域与第二区域之间的一部分边界的第一结部分，在与第一结部分不同的位置处包括第一区域与第二区域之间的一部分边界的第二结部分，形成在第一结上方的栅极，以及形成在第二结部分上方并且电性独立于栅极的导体图案。本发明提供的半导体器件能够提高击穿电压，提高半导体器件的性能。
半导体器件

[发明专利]半导体器件-CN201410326526.9有效
发明人：江间泰示;藤田和司;王纯志 -专利权人： 富士通半导体股份有限公司
申请日： 2011-08-31 - 公布日： 2017-04-12 - 主分类号： H01L27/092 文献下载
摘要：一种半导体器件，包括半导体衬底，包括第一区域和第二区域；第一杂质层，形成在第一区域的半导体衬底中并且包含第一导电类型的第一杂质；第二杂质层，形成在第二区域的半导体衬底中并且包含第一导电类型的第二杂质或包含第一杂质和第三杂质，第二杂质的扩散常数小于第一杂质的扩散常数，第三杂质抑制第一杂质的扩散；第一外延半导体层，形成在第一杂质层上；第二外延半导体层，形成在第二杂质层上；第一栅极绝缘膜，形成在第一外延半导体层上；第二栅极绝缘膜，比第一栅极绝缘膜薄，形成在第二外延半导体层上；第一栅电极；第二栅电极；第一源极区/漏极区以及第二源极区/漏极区。其能够满足低电压晶体管和高电压晶体管两者的需要，实现高性能及高可靠性。
半导体器件

1
2
3
4
5
6
7
8
9
10
11
12
下一页»
尾页
共 170 条