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[发明专利]一种强鲁棒性沟槽MOSFET器件及制备方法-CN202211113523.8有效
发明人：袁力鹏;苏毅;常虹;唐呈前;段双亮 -专利权人：华羿微电子股份有限公司
申请日： 2022-09-14 - 公布日： 2023-01-24 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种强鲁棒性沟槽MOSFET器件及制备方法，涉及半导体功率器件技术领域。该器件包括：第一沟槽，第二沟槽，第一导电外延层，第一层第二导电类型体区和第二层第二导电类型体区；第一沟槽和第二沟槽分别设置在所述第一导电外延层内；所述第一沟槽远离所述第二沟槽的一侧从下至上设置第一层第二导电类型体区和第二层第二导电类型体区；所述第一沟槽和所述第二沟槽之间设置第一层第二导电类型体区；所述第二沟槽远离所述第一沟槽的一侧从下至上设置第一层第二导电类型体区和第二层第二导电类型体区；在所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。
一种强鲁棒性沟槽 mosfet 器件制备方法

[发明专利]Split Gate MOSFET器件及制备方法-CN202211003755.8在审
发明人：袁力鹏;苏毅;常虹;完颜文娟;唐呈前 -专利权人：华羿微电子股份有限公司
申请日： 2022-08-22 - 公布日： 2022-11-25 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了Split Gate MOSFET器件及制备方法，涉及半导体功率器件技术领域。包括：第一导电外延层内设置第一沟槽和第二沟槽；所述第一沟槽从外至内包括第一栅氧化层和第一多晶硅层；所述第二沟槽从下至上被第二栅氧化层分为上部分和下部分，所述下部分从外至内包括第一栅氧化层和第一多晶硅层，所述上部分从外至内包括第二多晶硅层，第二栅氧化层和隔离氧化层；所述第一导电外延层上依次设置第二栅氧化层、氮氧化硅层、隔离氧化层和金属层；所述第二沟槽上、所述第一沟槽和所述第二沟槽之间、所述第二沟槽远离所述第一沟槽的一侧设置接触孔。
split gate mosfet 器件制备方法

[发明专利]具有强抗冲击力的MOSFET器件及制备方法-CN202211119532.8在审
发明人：袁力鹏;苏毅;常虹;唐呈前;完颜文娟 -专利权人：华羿微电子股份有限公司
申请日： 2022-09-14 - 公布日： 2022-11-22 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了具有强抗冲击力的MOSFET器件及制备方法，涉及半导体功率器件技术领域。包括：第一沟槽，第二沟槽，第一导电外延层，第一层第二导电类型体区，第一层第一导电类型源区和第二层第一导电类型源区；所述第一导电外延层上设置所述第一沟槽和所述第二沟槽；所述第一沟槽和所述第二沟槽之间从下至上依次设置第二导电类型体区、第一层第一导电类型源区和第二层第一导电类型源区；所述第一沟槽与所述第二沟槽之间，所述第一沟槽的一侧和所述第二沟槽的一侧设置接触孔。
具有冲击力 mosfet 器件制备方法

[发明专利]一种高可靠性半导体功率器件及制备方法-CN202211016134.3在审
发明人： 唐呈前;范玮;苏毅;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2022-08-24 - 公布日： 2022-09-20 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种高可靠性半导体功率器件及制备方法，涉及半导体功率器件技术领域，该方法通过引入有源区元胞网格型布局来增加硅晶圆前道的器件结构刚度，不需要额外增加生产成本的同时减小了晶圆翘曲。包括：第一沟槽，第二沟槽，第一导电外延层，第二导电类型体区和第一导电类型源区；所述第一导电外延层上设置多个相互平行的第一沟槽，相邻的两个所述第一沟槽之间设置多个相互平行的第二沟槽；所述第一沟槽的一侧、相邻的所述第一沟槽之间从下至上设置第二导电类型体区和第一导电类型源区；所述第一沟槽的一侧、相邻的所述第一沟槽之间设置接触孔。
一种可靠性半导体功率器件制备方法

[发明专利]一种MOSFET器件及制备方法-CN202111023384.5在审
发明人：袁力鹏;唐呈前;杨科;完颜文娟;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2021-09-06 - 公布日： 2021-12-07 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种MOSFET器件及制备方法，涉及半导体功率器件领域。能够有效的增强栅极的抗静电和抗冲击能力，并通过ESD多晶硅层作为掩膜版阻挡P型体区在外围的注入达到器件耐压的目的。包括：第一导电类型漂移层上设置有源区沟槽，有源区沟槽之间与有源区沟槽的一侧设置第二层第一导电类型源区，有源区沟槽位于MOSFET区域；位于MOSFET区域的非掺杂多晶硅层上设置有第一层第二导电类型体区；非掺杂多晶硅层设置在第一导电类型漂移层上方；位于ESD区域内的非掺杂多晶硅层上设置第一层第二导电类型体区和第一层第一导电类型源区；位于Rg区域内的非掺杂多晶硅层上设置有第一层第二导电类型体区，第一导电类型漂移层内设置有第二层第二导电类型体区。
一种 mosfet 器件制备方法

[实用新型]一种沟槽MOSFET器件-CN202021384299.2有效
发明人：袁力鹏;唐呈前;李生龙;杨科;夏亮;完颜文娟;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2020-07-14 - 公布日： 2021-02-23 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种沟槽MOSFET器件，涉及半导体功率器件领域。用于解决现有MOSFET外围耐压存在可靠性较差和外围耐压较弱的问题。包括：有源区沟槽，外围沟槽和外延层；所述外延层上设置所述有源区沟槽和外围沟槽；所述外围沟槽的宽度大于所述有源区沟槽的宽度；所述外围沟槽的深度大于所述有源区沟槽的深度；所述外围沟槽之间的间距与所述有源区沟槽之间的间距相等；所述外围沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度。
一种沟槽 mosfet 器件

[实用新型]一种Trench MOS器件-CN202021493210.6有效
发明人： 唐呈前;李生龙;袁力鹏;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2020-07-24 - 公布日： 2021-02-23 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种Trench MOS器件，涉及半导体功率器件领域。用于提高Trench MOS器件的击穿电压和抗冲击能力，并能降低栅漏极间电容。包括：外延层，栅极沟槽和外围分压沟槽；所述外延层上设置所述栅极沟槽和所述外围分压沟槽；所述栅极沟槽从下至上分为栅极沟槽底部区域和栅极沟槽侧壁区域，所述栅极沟槽底部区域的底面与衬底层上表面之间的距离小于阱区层的底面与衬底层上表面之间的距离；所述栅极沟槽底部区域从外至内依次包括栅极氧化层、牺牲氧化层、第二氧化层和多晶硅层或氮化硅层；所述栅极沟槽侧壁区域从外至内包括栅极氧化层和多晶硅层。
一种 trench mos 器件

[发明专利]一种沟槽MOSFET器件及制备方法-CN202010672209.8在审
发明人：袁力鹏;唐呈前;李生龙;杨科;夏亮;完颜文娟;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2020-07-14 - 公布日： 2020-10-20 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种沟槽MOSFET器件及制备方法，涉及半导体功率器件领域。用于解决现有MOSFET外围耐压存在可靠性较差和外围耐压较弱的问题。包括：有源区沟槽，外围沟槽和外延层；所述外延层上设置所述有源区沟槽和外围沟槽；所述外围沟槽的宽度大于所述有源区沟槽的宽度；所述外围沟槽的深度大于所述有源区沟槽的深度；所述外围沟槽之间的间距与所述有源区沟槽之间的间距相等；所述外围沟槽内的SAC氧化层的厚度大于所述有源区沟槽内的栅极氧化层的厚度。
一种沟槽 mosfet 器件制备方法

[发明专利]一种Trench MOS器件及制备方法-CN202010728545.X在审
发明人： 唐呈前;李生龙;袁力鹏;常虹 -专利权人：华羿微电子股份有限公司
申请日： 2020-07-24 - 公布日： 2020-10-09 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种Trench MOS器件及制备方法，涉及半导体功率器件领域。用于提高Trench MOS器件的击穿电压和抗冲击能力，并能降低栅漏极间电容。包括：外延层，栅极沟槽和外围分压沟槽；所述外延层上设置所述栅极沟槽和所述外围分压沟槽；所述栅极沟槽从下至上分为栅极沟槽底部区域和栅极沟槽侧壁区域，所述栅极沟槽底部区域的底面与衬底层上表面之间的距离小于阱区层的底面与衬底层上表面之间的距离；所述栅极沟槽底部区域从外至内依次包括栅极氧化层、牺牲氧化层、第二氧化层和多晶硅层或氮化硅层；所述栅极沟槽侧壁区域从外至内包括栅极氧化层和多晶硅层。
一种 trench mos 器件制备方法

[实用新型]一种集成ESD的VDMOS器件-CN201922263152.1有效
发明人：袁力鹏;唐呈前;李生龙 -专利权人：华羿微电子股份有限公司
申请日： 2019-12-17 - 公布日： 2020-07-14 - 主分类号： H01L29/78 文献下载
摘要：本实用新型公开了一种集成ESD的VDMOS器件，涉及半导体功率器件领域。用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。该器件包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上依次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。
一种集成 esd vdmos 器件

[发明专利]一种集成ESD的VDMOS器件及制备方法-CN201911291325.9在审
发明人：袁力鹏;唐呈前;李生龙 -专利权人：华羿微电子股份有限公司
申请日： 2019-12-17 - 公布日： 2020-04-17 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种集成ESD的VDMOS器件及制备方法，涉及半导体功率器件领域。用于解决现有增加ESD保护结构的VDMOS器件的制备工艺比较复杂，且VDMOS器件芯片面积比较大，存在制备成本比较高的问题。该器件包括：栅极沟槽、ESD区沟槽、屏蔽层引出区沟槽、有源区沟槽、外延层；所述外延层上依次包括所述有源区沟槽、所述ESD区沟槽、所述屏蔽层引出区沟槽和所述栅极沟槽；两个所述有源区沟槽之间的N型源极区和所述屏蔽层引出区沟槽分别设置源极区金属层接触孔，所述ESD区沟槽和所述栅极沟槽分别设置栅极区金属层接触孔；其中，所述ESD区沟槽内从上至下分布第四多晶硅层和第三多晶硅层。
一种集成 esd vdmos 器件制备方法

[发明专利]套刻标记及其可靠性验证方法-CN201810224761.3有效
发明人：袁文旭;方超;唐呈前;李思晢;高志虎;冯耀斌 -专利权人：长江存储科技有限责任公司
申请日： 2018-03-19 - 公布日： 2019-04-26 - 主分类号： H01L23/544 文献下载
摘要：本发明涉及半导体制造技术领域，尤其涉及一种套刻标记及其可靠性验证方法。所述套刻标记，包括第一测量标记，形成在第一层中，包括多个直线型图形；第二测量标记，形成在第二层中，包括块状图形；所述第二层形成在所述第一层之后；所述块状图形在所述第一测量标记所在平面内的投影位于经过所述多个直线型图形的直线围成的封闭区域内。本发明提高了厚光阻套刻精度量测的准确性，使得厚光阻套刻量测的问题得到有效解决；同时，使得光刻工艺师能够根据套刻参数量测结果判断层与层之间的套刻精度是否符合要求以及套刻补偿值的可靠性。
套刻套刻标记可靠性验证直线型图形第一测量块状图形第一层厚光半导体制造技术套刻精度量第二测量封闭区域结果判断所在平面有效解决光刻量测投影

[发明专利]半导体结构的形成方法-CN201811031990.X在审
发明人：方超;袁文旭;唐呈前;袁元;高志虎;冯耀斌 -专利权人：长江存储科技有限责任公司
申请日： 2018-09-05 - 公布日： 2019-01-11 - 主分类号： H01L21/027 文献下载
摘要：一种半导体结构的形成方法，包括：提供基底；在所述基底上依次形成若干层层叠的旋涂层，每层旋涂层的形成方法包括：在所述基底上形成初始旋涂层；对初始旋涂层进行烘烤。所述方法能够提高半导体器件的性能。
基底半导体结构半导体器件烘烤

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