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[发明专利]检测三维存储器的结构缺陷的方法及三维存储结构-CN202110877885.3有效
发明人：王班;李文龙;李思晢;陈金星;范光龙;马霏霏 -专利权人：长江存储科技有限责任公司
申请日： 2021-07-30 - 公布日： 2023-09-29 - 主分类号： G11C29/04 文献下载
摘要：本申请提供了一种检测三维存储器的结构缺陷的方法及三维存储结构。该检测三维存储器的结构缺陷的方法包括：将三维存储结构的存储区导电层接地，其中，所述三维存储结构包括堆叠结构、设置在所述堆叠结构的存储区块上的至少一个位线触点、以及覆盖所述至少一个位线触点并与每个所述位线触点电连接的所述存储区导电层；以及对所述字线触点进行亮度电压对比检测。
检测三维存储器结构缺陷方法存储

[发明专利]3D存储器件及其制造方法-CN202010174271.4有效
发明人：张红;李思晢;卢峰;高晶;周文斌 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-13 - 公布日： 2023-09-26 - 主分类号： H10B43/35 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在衬底上形成叠层结构；形成贯穿叠层结构的沟道孔与伪沟道孔；分别在沟道孔与伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，衬底与半导体牺牲层至少被栅介质层、电荷存储层以及隧穿介质层分隔；在伪沟道孔上方形成阻挡层，阻挡层封闭伪沟道孔；形成贯穿半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成的通孔，通孔位于沟道孔底部；形成通孔后，删除阻挡层，其中，在形成通孔时，阻挡层至少保护位于伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。
存储器件及其制造方法

[发明专利]三维存储器及其制备方法-CN202010218580.7有效
发明人：卢峰;李思晢;高晶;周文斌 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-25 - 公布日： 2023-06-30 - 主分类号： H10B43/30 文献下载
摘要：本申请公开了一种三维存储器及其制备方法。三维存储器包括衬底、选择性外延生长结构及沟道结构，沟道结构包括第一沟道结构及第二沟道结构，第一沟道结构位于核心区，第二沟道结构位于台阶区，第一沟道结构包括第一介质层及第一存储通道，第一介质层位于第一存储通道的外侧，位于第一沟道结构底部的选择性外延生长结构设有缺口，部分第一存储通道位于缺口内，且接触选择性外延生长结构；第二沟道结构包括第二介质层及第二存储通道，第二介质层位于第二存储通道与选择性外延生长结构之间，且隔离第二存储通道与选择性外延生长结构。本申请提供的三维存储器避免位于台阶区的选择性外延生长结构出现过刻蚀现象，从而提高制备三维存储器的良率。
三维存储器及其制备方法

[发明专利]三维存储器及三维存储器制作方法-CN202310264737.3在审
发明人： 李思晢;毛晓明 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-17 - 公布日： 2023-06-06 - 主分类号： H10B41/35 文献下载
摘要：本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器制作方法。本发明旨在解决相关技术中沟道结构受力较大，容易造成沟道结构损坏的问题。该三维存储器包括衬底和堆叠结构；堆叠结构包括多个导电层和多个绝缘层；堆叠结构设置有多个沟道孔，沟道孔内设置有沟道结构；堆叠结构还设置有多个虚设孔，多个虚设孔位于各沟道孔之间，每个虚设孔的孔底与一个导电层接触；各虚设孔内均设置有连接线，连接线朝向衬底的一端与该连接线所在的虚设孔的孔底对应的导电层接合。如此设置，每一导电层均可以通过对应的连接线与外围器件连接；无需设置阶梯区，避免了因在阶梯区内填充绝缘填充物而导致的沟道结构受力，进而防止沟道结构损坏。
三维存储器制作方法

[发明专利]三维存储器件结构及形成方法-CN202010190575.X有效
发明人： 李思晢;张磊;高晶;曾凡清;周文斌 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-18 - 公布日： 2023-05-12 - 主分类号： H10B41/10 文献下载
摘要：本发明提供了一种三维存储器件结构及形成方法，所述形成方法的特征在于：在基底上形成有多个存储堆叠结构，相邻的所述存储堆叠结构之间通过设置切割道进行分隔，在所述切割道中形成有虚设图形结构，光刻对准图形形成于所述虚设图形结构与所述存储堆叠结构之间。本发明在三维存储器件结构的形成过程中，通过在切割道中引入虚设图形结构，将光刻对准图形形成于所述虚设图形结构与所述存储堆叠结构之间，使所述光刻对准图形不会因热处理等工艺过程的应力影响而产生偏移，确保光刻工艺的对准精度。
三维存储器件结构形成方法

[发明专利]三维存储器及三维存储器制作方法-CN202010187579.2有效
发明人： 李思晢;毛晓明 -专利权人：长江存储科技有限责任公司
申请日： 2020-03-17 - 公布日： 2023-04-14 - 主分类号： H10B41/35 文献下载
摘要：本发明属于存储设备技术领域，具体涉及一种三维存储器及三维存储器制作方法。本发明旨在解决相关技术中沟道结构受力较大，容易造成沟道结构损坏的问题。该三维存储器包括衬底和堆叠结构；堆叠结构包括多个导电层和多个绝缘层；堆叠结构设置有多个沟道孔，沟道孔内设置有沟道结构；堆叠结构还设置有多个虚设孔，多个虚设孔位于各沟道孔之间，每个虚设孔的孔底与一个导电层接触；各虚设孔内均设置有连接线，连接线朝向衬底的一端与该连接线所在的虚设孔的孔底对应的导电层接合。如此设置，每一导电层均可以通过对应的连接线与外围器件连接；无需设置阶梯区，避免了因在阶梯区内填充绝缘填充物而导致的沟道结构受力，进而防止沟道结构损坏。
三维存储器制作方法

[发明专利]3D存储器件及其制造方法-CN202010001944.6有效
发明人： 李思晢;周玉婷;汤召辉;张磊;曾凡清 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2023-01-20 - 主分类号： H10B41/35 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该制造方法包括：在衬底上形成第一叠层结构，包括交替堆叠的多个层间绝缘层与栅极导体层，第一叠层结构具有第一台阶结构；形成覆盖第一台阶结构与衬底的第一填充层；形成覆盖第一叠层结构的第二叠层结构，包括交替堆叠的多个层间绝缘层与栅极导体层，第二叠层结构具有第二台阶结构；形成多个第一虚拟沟道柱，第一虚拟沟道柱的至少部分位于第二台阶结构中，至少一个第一虚拟沟道柱的顶面为第二台阶结构的台阶面。该制造方法通过将虚拟沟道柱的顶面与台阶结构的台阶面共面，解决了器件平整度差的问题。
存储器件及其制造方法

[发明专利]半导体器件及其制备方法、存储器和存储系统-CN202211124454.0在审
发明人：吴林春;李思晢;孔翠翠;张坤 -专利权人：长江存储科技有限责任公司
申请日： 2022-09-15 - 公布日： 2022-12-13 - 主分类号： H01L27/1157 文献下载
摘要：本发明公开了一种半导体器件及其制备方法、存储器和存储系统，包括提供具有横向表面的衬底，在衬底一侧于相对横向表面的纵向上形成堆叠层，堆叠层包括由牺牲层和层间绝缘层交替堆叠的第一堆叠结构、以及由停止层和间隔层交替堆叠的底堆叠结构，堆叠层包括核心区以及台阶区，停止层包括第一停止层和第二停止层，第二停止层位于第一停止层上，在堆叠层的核心区形成纵向延伸的沟道孔，在沟道孔的侧壁内对第一停止层和第二停止层进行氧化处理，其中，对第一停止层进行氧化处理的氧化速率大于第二停止层进行氧化处理的氧化速率，采用本发明实施例，能够避免在沟道孔底部刻蚀时对沟道孔深处凿孔的均匀性产生影响，进而增加了沟道孔底部刻蚀的工艺窗口。
半导体器件及其制备方法存储器存储系统

[发明专利]3D存储器件及其制造方法-CN202010001957.3有效
发明人： 李思晢;周玉婷;汤召辉;张磊;董明;曾凡清 -专利权人：长江存储科技有限责任公司
申请日： 2020-01-02 - 公布日： 2022-12-02 - 主分类号： H01L27/11556 文献下载
摘要：本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括：在具有外围电路区的衬底上形成隔离层；在部分隔离层上形成与外围电路区的位置对应的阻挡层；在隔离层上形成叠层结构，包括交替堆叠的牺牲层与层间绝缘层；形成至少覆盖阻挡层的平坦层；形成贯穿栅叠层结构与隔离层的多个沟道柱；将牺牲层替换为栅极导体层；以及形成穿过平坦层的第一导电通道，其中，形成第一导电通道的步骤包括：刻蚀平坦层形成第一导电通孔，刻蚀在到达阻挡层时停止；以及在第一导电通孔中填充导电材料。该3D存储器件的制造方法通过在对应外围电路区的隔离层上形成阻挡层，在刻蚀平坦层形成第一导电通孔时，阻挡层防止了下方的隔离层与衬底被刻蚀剂损伤。
存储器件及其制造方法

[发明专利]用于减小三维存储器件中的应力的结构和方法-CN201980000143.3有效
发明人：孙坚华;李思晢;夏季;魏勤香 -专利权人：长江存储科技有限责任公司
申请日： 2019-01-10 - 公布日： 2022-10-28 - 主分类号： H01L29/06 文献下载
摘要：公开了对抗应力结构和用于形成对抗应力结构的方法的实施例。本公开描述了一种半导体晶片，其包括：具有形成在其上的电介质层的衬底以及电介质层中的器件区。所述器件区包括至少一个半导体器件。所述半导体晶片还包括相邻与所述器件区的牺牲区，其中，所述牺牲区包括被配置为抵消形成在所述器件区中的晶片应力的至少一个对抗应力结构。
用于减小三维存储器件中的应力结构方法

[发明专利]三维存储器的擦除操作方法-CN202210835538.9在审
发明人：李姗;李思晢;贾建权;张安;靳磊;高晶 -专利权人：长江存储科技有限责任公司
申请日： 2021-01-21 - 公布日： 2022-10-21 - 主分类号： H01L27/11521 文献下载
摘要：本发明提供一种三维存储器的擦除操作方法，通过双边擦除的方式增加不同侧沟道结构的电荷捕获层中的电子的擦除速度，同时在连接所述两侧沟道结构的沟道连接层中掺杂有N型离子，避免导通电流下降的问题。
三维存储器擦除操作方法

[发明专利]半导体结构的制备方法、半导体结构、存储器和存储系统-CN202210541368.3在审
发明人：李兆松;李思晢;高晶;毛晓明 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-17 - 公布日： 2022-09-06 - 主分类号： H01L27/11556 文献下载
摘要：本发明提供了一种半导体结构的制备方法、半导体结构、存储器和存储系统，半导体结构的制备方法包括：在衬底上依次形成第一堆叠结构以及第二堆叠结构，并以第一堆叠结构为停止层，形成沿第一方向穿过第二堆叠结构并延伸至第一堆叠结构中的沟道结构，其中，在刻蚀第二堆叠结构的环境下，第一堆叠结构具有第一刻蚀速率，第二堆叠结构具有第二刻蚀速率，第一刻蚀速率不大于第二刻蚀速率，本发明通过在第二堆叠结构的下方设置第一堆叠结构，且第一堆叠结构在刻蚀第二堆叠结构的环境下不易被刻蚀，因此，当以第一堆叠结构作为刻蚀形成沟道结构的沟道孔时的刻蚀停止层，可以保证沟道孔的底部能处于作为刻蚀停止层的第一堆叠结构中。
半导体结构制备方法存储器存储系统

[发明专利]半导体器件、其制作方法及存储系统-CN202210568761.1在审
发明人：毛晓明;刘沙沙;李兆松;张天辉;高晶;李思晢;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-24 - 公布日： 2022-09-06 - 主分类号： H01L27/11582 文献下载
摘要：本发明提供了一种半导体器件、其制作方法及存储系统，半导体器件，包括：堆叠结构，堆叠结构包括交替层叠设置的栅极层和绝缘层；设置于堆叠结构中的多个沟道区域，各沟道区域包括多个沟道结构，沟道结构贯穿堆叠结构；第一排伪沟道结构，第一排伪沟道结构位于两个沟道区域之间，且包括沿第一方向排列的多个第一伪沟道结构，各第一伪沟道结构贯穿堆叠结构，第一方向为垂直于堆叠结构的堆叠方向；第一伪沟道切槽结构，第一伪沟道切槽结构位于堆叠结构中，且连通第一排伪沟道结构的多个第一伪沟道结构。通过本发明的半导体器件，提高器件的存储密度、良率和可靠性。
半导体器件制作方法存储系统

[发明专利]一种存储器及其制备方法、存储系统-CN202210569175.9在审
发明人：毛晓明;刘沙沙;李兆松;李思晢;高晶;霍宗亮 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-24 - 公布日： 2022-09-06 - 主分类号： H01L27/11582 文献下载
摘要：本申请公开了一种存储器及其制备方法、存储系统，该存储器包括半导体层，位于半导体层上的第一堆叠结构(包括存储区和非存储区)，贯穿非存储区第一堆叠结构的停止结构，位于第一堆叠结构和停止结构上的第二堆叠结构，以及贯穿第二堆叠结构和停止层的第一沟道结构。由此，在形成第一沟道结构的沟道孔刻蚀工艺中，停止结构相对于所述第一堆叠结构的刻蚀选择比小于1，因此该停止结构可以减慢沟道孔的刻蚀速率，不会使得沟道孔刻蚀太深而对后续工艺或产品良率产生影响，因此停止结构可以改善非存储区沟道孔的刻蚀工艺。
一种存储器及其制备方法存储系统

[发明专利]半导体结构的制备方法、半导体结构、存储器和存储系统-CN202210608682.9在审
发明人：李兆松;李思晢;毛晓明;高晶 -专利权人：长江存储科技有限责任公司
申请日： 2022-05-31 - 公布日： 2022-09-06 - 主分类号： H01L21/762 文献下载
摘要：本发明提供了一种半导体结构的制备方法、半导体结构、存储器和存储系统，其中，半导体结构的制备方法包括：在基底上形成第一堆叠结构，使用第一光罩形成隔离切槽和标记切槽，隔离切槽和标记切槽沿垂直于基底的第一方向穿过第一堆叠结构并延伸至基底中，之后，向隔离切槽和标记切槽中填入介质材料，以形成隔离结构和标记结构，本发明通过使用一张光罩同时形成隔离切槽和标记切槽，有效地降低了制备半导体结构的工艺成本。
半导体结构制备方法存储器存储系统

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