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- [发明专利]半导体装置-CN201710733512.2有效
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梅泽裕介;木下繁
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东芝存储器株式会社
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2017-08-24
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2022-01-04
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G11C16/08
- 本发明提供一种半导体装置，能够抑制因存储单元的位置而导致的写入时的阈值电压的偏差。实施方式的半导体装置包括第一存储单元、第二存储单元、第一字线、第一位线、第二位线、源极线以及行控制电路。第一存储单元的第一栅极以及第二存储单元的第二栅极与第一字线连接。第一位线与第一存储单元电连接。第二位线与第二存储单元连接。行控制电路向第一字线输出第一编程电压。在使第一存储单元以及第二存储单元各自的阈值电压偏移时，使第一栅极和第一存储单元的沟道之间的第一电压、与第二栅极和第二存储单元的沟道之间的第二电压不同。
- 半导体装置
- [发明专利]存储装置及其制造方法-CN201710779500.3有效
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野田光太郎;岡嶋睦
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东芝存储器株式会社
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2017-09-01
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2022-01-04
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H01L27/24
- 本案是存储装置及其制造方法。存储装置具：第1配线，在第1方向延伸；多个半导体部件，在与第1方向交叉的第2方向延伸；第2配线，设置在多个半导体部件间，在与第1方向及第2方向交叉的第3方向延伸；第1绝缘膜，设置在多个半导体部件中的一者与第2配线间；多个第3配线，在第2方向延伸；多个第4配线，设置在多个第3配线间，在第3方向延伸，沿着第2方向排列；电阻变化膜，设置在多个第3配线中的一者与多个第4配线间；第1膜。第1膜设置在第2配线与第4配线间，介于半导体部件与电阻变化膜间，不介于相互连接的半导体部件与第3配线间。半导体部件的第1端连接第1配线。多个第3配线中的一者连接多个半导体部件中的一者的第2端。
- 存储装置及其制造方法
- [发明专利]存储器系统及控制方法-CN201810767079.9有效
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吉田英树;菅野伸一
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东芝存储器株式会社
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2018-07-13
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2021-12-31
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G06F3/06
- 本发明的实施方式提供一种能够谋求I/O性能改善的存储器系统及控制方法。实施方式的存储器系统包含：非易失性存储器，包含多个区块，所述多个区块各自包含多个页；以及控制器，对所述非易失性存储器进行控制。所述控制器当从主机接收到指定第1逻辑地址与第1区块编号的写入要求时，决定应写入来自所述主机的数据的具有所述第1区块编号的第1区块内的第1位置，将来自所述主机的数据写入到所述第1区块内的所述第1位置。所述控制器将表示所述第1位置的第1区块内物理地址、或所述第1逻辑地址、所述第1区块编号及所述第1区块内物理地址的组的任一者通知给所述主机。
- 存储器系统控制方法
- [发明专利]半导体装置及其制造方法-CN201710659683.5有效
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本间庄一;福田昌利
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东芝存储器株式会社
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2017-08-04
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2021-12-21
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H01L29/04
- 本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。
- 半导体装置及其制造方法
- [发明专利]存储装置-CN201710796424.7有效
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田上政由;胜又龙太;饭島纯;清水徹哉;臼井孝公;藤田弦晖
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东芝存储器株式会社
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2017-09-06
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2021-12-14
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H01L25/065
- 实施方式的存储装置具备：第1存储单元阵列；第2存储单元阵列，相对于所述第1存储单元阵列配置在第1方向；第1接触插塞，在所述第1存储单元阵列中沿着所述第1方向延伸；以及第2接触插塞，在所述第2存储单元阵列中沿着所述第1方向延伸，且电连接在所述第1接触插塞。所述第1存储单元阵列包含在所述第1方向上积层的多个第1电极层、及贯通所述多个第1电极层的第1半导体柱，所述第2存储单元阵列包含在所述第1方向上积层的多个第2电极层、及贯通所述多个第2电极层的第2半导体柱。所述第1接触插塞电连接在所述第1半导体柱，所述第2接触插塞电连接在所述第2半导体柱。
- 存储装置
- [发明专利]半导体存储装置-CN201710133175.3有效
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伊藤孝政;福住嘉晃
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东芝存储器株式会社
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2017-03-08
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2021-12-14
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H01L27/115
- 本发明是一种电极膜的电阻较低的半导体存储装置。半导体存储装置具备：第一电极膜，沿第一方向延伸；第二电极膜，设置于第一电极膜的第二方向上，沿第一方向延伸；第三电极膜，设置于第一电极膜的第二方向上，沿第一方向延伸；绝缘部件，设置于第二电极膜与第三电极膜之间，沿第一方向延伸；第一半导体部件，沿第二方向延伸，贯穿第一电极膜及第二电极膜；第二半导体部件，沿第二方向延伸，贯穿第一电极膜及第三电极膜；及第三半导体部件，沿第二方向延伸，第一部分配置于第二电极膜与第三电极膜之间且与绝缘部件相接，第二部分贯穿第一电极膜。在第一方向上，第三半导体部件的排列密度小于第一半导体部件的排列密度及第二半导体部件的排列密度。
- 半导体存储装置
- [发明专利]半导体装置-CN202111060595.6在审
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久米一平;中村一彦;野田有辉
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东芝存储器株式会社
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2017-08-02
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2021-12-10
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H01L23/48
- 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。
- 半导体装置
- [发明专利]半导体装置-CN201710711611.0有效
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河崎一茂;伊东干彦;小柳胜
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东芝存储器株式会社
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2017-08-18
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2021-12-07
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H01L25/065
- 本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。
- 半导体装置
- [发明专利]存储器系统及控制方法-CN201810767080.1有效
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菅野伸一
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东芝存储器株式会社
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2018-07-13
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2021-12-07
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G06F3/06
- 实施方式提供能够减小因不良块数的增加所造成的影响的存储器系统及控制方法。实施方式的存储器系统对多个并行单元进行管理，所述多个并行单元各自包含属于不同的非易失性存储器裸片的各块。存储器系统在从主机接收到指定用于识别应写入的第1数据的第3地址的写入请求的情况下，存储器系统参考不良信息从一个并行单元中所含的非不良块中选择出一个块来作为写入目标块，决定所选择的块内的写入目标位置，并将第1数据写入到写入目标位置。存储器系统将表示所选择的块及写入目标位置的双方的第1物理地址、及第3地址通知给主机。
- 存储器系统控制方法
- [发明专利]半导体存储装置-CN201710664482.4有效
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加藤竜也;村越笃;荒井史隆
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东芝存储器株式会社
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2017-08-04
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2021-12-03
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H01L27/11526
- 本发明的实施方式提供一种高集成度的半导体存储装置。实施方式的半导体存储装置具备：第1电极膜及第2电极膜，沿着第1方向及第2方向扩展；第1绝缘板，沿着第2方向上相互隔开的两列而配置，在各列中沿着第1方向间断地配置；第2绝缘板，设置于两列间，沿着n列而配置，在各列中沿着第1方向间断地配置；第3绝缘板，设置于两列中的一列与由第2绝缘板组成的列之间，沿着第1方向间断地配置；第1绝缘部件，设置于第1绝缘板与第3绝缘板之间；以及第2绝缘部件，设置于第2绝缘板与第3绝缘板之间。第1电极膜在两列间被分割为两个部分。第2电极膜在两列间被分割为{(n+1)×2}个部分。
- 半导体存储装置
- [发明专利]半导体装置-CN201710713265.X有效
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岩本正次
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东芝存储器株式会社
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2017-08-18
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2021-11-30
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H01L25/065
- 本发明的实施方式提供一种能够在变得无法动作前检测出该预兆的半导体装置。实施方式的半导体装置具备衬底、半导体芯片、第1～第3导体层、检测用配线以及第1、第2焊垫。衬底具有第1、第2主面。半导体芯片配置在第1主面上。第1、第2导体层分别配置在第1、第2主面上。第3导体层配置在所述第1、第2导体层之间。检测用配线配置在所述第1或第3导体层内，不用于所述半导体芯片的动作。第1、第2焊垫配置在所述第2导体层，且连接于所述检测用配线。
- 半导体装置
- [发明专利]阻变型存储器-CN201680044998.2有效
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片山明;藤田胜之
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东芝存储器株式会社
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2016-02-25
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2021-11-30
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G11C11/15
- 根据一个实施例，存储器包括连接到所述存储器单元的位线；以及执行从所述存储器单元读取数据的读取电路。所述读取电路包括：第一电路，其具有第一输入端并检测来自所述存储器单元的输出信号；第一晶体管，其基于第一控制信号来控制提供给所述存储器单元的电流；以及第二晶体管。所述第一晶体管的一端连接到所述第一输入端，所述第一晶体管的另一端连接到所述第二晶体管的一端，所述第二晶体管的另一端连接到所述位线，以及在从所述存储器单元读取数据之前，对所述第一晶体管的一端和另一端充电。
- 变型存储器
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