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[发明专利]一种集成于FPGA的动态多启动电路与FPGA-CN202110267498.8有效
发明人：蔡旭伟;张亭亭;古生霖;王兴兴;贾红;陈维新;韦嶔;程显志 -专利权人：厦门智多晶科技有限公司
申请日： 2021-03-11 - 公布日： 2023-10-27 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及一种集成于FPGA的动态多启动电路与FPGA，该电路包括：接收模块、重配置触发模块、地址选择模块以及重配置模块，其中，接收模块，用于接收编码数据；重配置触发模块，用于对编码数据进行译码，得到译码数据，并判断译码数据是否与预设的重配置特征码匹配，若匹配则触发重配置，并根据匹配的重配置特征码选取对应的重配置模式；地址选择模块，用于读取地址选择控制字，并根据地址选择控制字选择相应模式的启动地址；重配置模块，用于根据选取的重配置模式以及启动地址读取配置数据完成重配置过程。本发明的集成于FPGA的动态多启动电路，通过四组编码启动用户重配置，相比于使用指令集方式更为简便易用。
一种集成 fpga 动态启动电路

[发明专利]堆叠式存储器装置及字线驱动器-CN202210398125.9在审
发明人：叶腾豪;彭武钦;林志铭;吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2022-04-15 - 公布日： 2023-10-24 - 主分类号： G11C16/08 文献下载
摘要：本公开提供一种堆叠式存储器装置及其字线驱动器。字线驱动器包括第一字线信号产生电路、第二字线信号产生电路、第一电压产生器以及第二电压产生器。第一字线信号产生电路根据控制信号以选择第一电压以及第二电压的其中之一来产生第一字线信号。第二字线信号产生电路根据控制信号以选择第三电压以及第四电压的其中之一来产生第二字线信号。第一电压产生器提供第二电压。第二电压产生器提供第四电压。其中第一电压产生器与第二电压产生器相互独立。
堆叠存储器装置驱动器

[发明专利]集成电路及执行其的方法-CN202210548243.3在审
发明人：洪俊雄;洪硕男 -专利权人：旺宏电子股份有限公司
申请日： 2022-05-18 - 公布日： 2023-10-24 - 主分类号： G11C16/08 文献下载
摘要：本公开提供了集成电路，包括具有用于并行存取存储器阵列数据的数据线的多个存储器阵列、输入输出接口、位于存储器阵列与输入输出接口之间的多个数据路径电路、多个运算电路以及数据分析电路。数据路径电路包括连接存储器阵列的各数据线的多个缓冲单元，每一缓冲单元包括多个储存元件。运算电路于缓冲单元中以连接各缓冲单元，并执行各缓冲单元的储存元件中的数据的功能，且平行配置以产生包括缓冲单元的操作结果的结果数据页。数据分析电路连接数据路径电路以执行结果数据页的功能以产生分析结果。本公开还提供了一种执行于集成电路的方法。
集成电路执行方法

[发明专利]具有用于快速编程的已连接字线的存储器设备-CN201980005980.5有效
发明人： X·杨;H-Y·曾;D·杜塔 -专利权人：闪迪技术有限公司
申请日： 2019-02-09 - 公布日： 2023-10-24 - 主分类号： G11C16/08 文献下载
摘要：本发明公开了用于存储器单元的快速编程和读取操作的装置和技术。在编程和读取操作期间，用公共电压信号驱动包括选定字线和一个或多个相邻字线的一组字线。所述字线可永久性地彼此连接或通过开关连接。在另一种方法中，所述字线由公共电压信号单独驱动。在一组块中，存储器单元的一个块可设置有已连接字线，以提供相对高访问速度，而存储器单元的另一个块具有已断开的字线，以提供更高存储密度。在另一方面，字线的存储器单元被分成多个部分，并且最靠近行解码器的部分被保留，以实现高访问速度与低存储密度。
具有用于快速编程连接存储器设备

[发明专利]半导体存储装置-CN202010569047.5有效
发明人：李旭 -专利权人：铠侠股份有限公司
申请日： 2020-06-19 - 公布日： 2023-10-20 - 主分类号： G11C16/08 文献下载
摘要：本发明提供能够提高动作的性能和存储单元的可靠性的半导体存储装置。本发明的实施方式的半导体存储装置具备存储单元阵列(21)、控制对阱区的施加电压的CPWELL电压控制电路(37)和控制对源极线(CELSRC)的施加电压的CELSRC电压控制电路(36)。在写入数据之前，针对选择栅极线(SGS)和字线(WL)，在第一定时使它们连接的晶体管导通，在第二定时施加接地电压来使晶体管关断。CELSRC电压控制电路(36)在从第一定时到第三定时之间的第四定时对源极线(CELSRC)施加第一电压，CPWELL电压控制电路(37)在从第一定时到第二定时之间的第五定时对阱区施加第一电压，在从第五定时到第二定时之间的第六定时施加接地电压。
半导体存储装置

[发明专利]基于子块位置操作存储器装置的方法和相关存储器系统-CN201810796330.4有效
发明人：朴世桓;金完东 -专利权人：三星电子株式会社
申请日： 2018-07-19 - 公布日： 2023-10-20 - 主分类号： G11C16/08 文献下载
摘要：本公开提供了一种存储器装置、一种存储器系统以及一种操作存储器装置的方法。所述存储器装置可包括操作性地连接至共源极线和多条位线的存储器块，其中存储器块包括相对于共源极线和所述多条位线在存储器块中各自具有对应的位置的第一子块和第二子块。可通过从存储器装置外部接收命令和地址来操作存储器装置，并且基于包括被构造为响应于地址而被激活的字线的第一子块或第二子块的对应的位置，利用经过存储器块的第一预充电路径或者经过存储器块的第二预充电路径，响应于命令对存储器块执行预充电操作。
基于位置操作存储器装置方法相关系统

[发明专利]半导体装置和闪存存储器控制方法-CN201810616418.3有效
发明人：仓藤崇 -专利权人：瑞萨电子株式会社
申请日： 2018-06-15 - 公布日： 2023-10-20 - 主分类号： G11C16/08 文献下载
摘要：本公开涉及半导体装置和闪存存储器控制方法。根据一个实施例，存储器控制器被配置为使得，当存储器控制器控制由第一主设备或第二主设备执行的对闪存存储器的写入/擦除处理时，存储器控制器能够在第一主设备正在对闪存存储器执行写入/擦除处理时禁止执行中的写入/擦除处理的中断，该中断是由于第二主设备对闪存存储器的访问造成的。
半导体装置闪存存储器控制方法

[发明专利]具有受控字线斜坡率的存储器装置以及相关联系统及方法-CN201910955883.4有效
发明人： A·瓦希迪莫拉微;K·C·卡瓦利普拉普 -专利权人：美光科技公司
申请日： 2019-10-09 - 公布日： 2023-10-20 - 主分类号： G11C16/08 文献下载
摘要：本文揭示具有受控字线斜坡率的存储器装置以及相关联的系统及方法。在一个实施例中，存储器装置包含至少一个电压调节器及多个字线。在存储器区的编程操作期间，所述存储器装置经配置以将所选择字线斜升到期望编程电压，同时使用所述至少一个电压调节器将电耦合到所述所选择字线的一或多个邻近未选择字线斜升到期望抑制电压。在一些实施例中，所述存储器装置斜升所述所选择字线及所述一或多个邻近未选择字线，使得当所述所选择字线达到所述期望编程电压时，所述一或多个邻近未选择字线达到所述期望抑制电压。在这些及其它实施例中，所述存储器装置将所述所选择字线斜升到所述期望编程电压而不浮动所述所选择字线。
具有受控斜坡存储器装置以及相关联系方法

[发明专利]用于具有多区段使能信号电压域的行解码器的设备和方法-CN202310210285.0在审
发明人：辛尙勋;朴尚坚 -专利权人：美光科技公司
申请日： 2023-03-07 - 公布日： 2023-10-17 - 主分类号： G11C16/08 文献下载
摘要：本发明涉及用于具有多区段使能信号电压域的行解码器的设备、系统和方法。行地址经解码为预使能信号。第一区段使能信号和第二区段使能信号基于所述预使能信号产生。所述第一区段使能信号在第一电压域中，其中第一电压表示逻辑高，所述第二区段使能信号在第二电压域中，其中第二电压表示逻辑高，且所述预使能信号在第三电压域中，其中第三电压表示逻辑高。所述第二电压在所述第一电压与所述第三电压之间。字线驱动器信号基于所述第一区段使能信号和所述第二区段使能信号产生。
用于具有区段信号电压解码器设备方法

[发明专利]半导体存储装置以及存储器系统-CN201910580328.8有效
发明人：菅原昭雄;吉原正浩 -专利权人：铠侠股份有限公司
申请日： 2019-06-28 - 公布日： 2023-10-17 - 主分类号： G11C16/08 文献下载
摘要：实施方式提供一种能够提高处理能力的半导体存储装置以及存储器系统。根据实施方式，半导体存储装置包含：第1及第2平面(PBP)，分别包含存储单元阵列(20)，该存储单元阵列(20)包含至少能够保存第1及第2数据的多个存储单元；控制电路(16)；以及输入输出电路(10)。第1数据(低页)通过第1读出动作(BR)确定。第2数据(上页)通过第2读出动作(AR)及第3读出动作(CR)确定。在接收到第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据。在接收到第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据。
半导体存储装置以及存储器系统

[发明专利]闪存测试的筛选方法-CN202310952329.7在审
发明人：杨光军 -专利权人：上海华虹宏力半导体制造有限公司
申请日： 2023-07-31 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：本发明公开了一种闪存测试的筛选方法，包括：步骤一、按第一数据图形进行写入，包括：在各存储片中，同一行各存储位的数据都相同，相邻两行的数据相反。同一行中，相邻两列存储片的存储的数据相反。步骤二、进行短路缺陷测试，包括：步骤21、选定需要进行测试的两根位线以及存储片。步骤22、在第一选定存储片中选择存储数据为0的行作为选定行。步骤23、在第一选定存储片中选定用于读取的选定存储位，选定存储位为靠近第二位线一侧。步骤24、对选定存储位进行读取，将读取放大时间设置为有短路缺陷时较大的上拉时间和无短路缺陷是较小的上拉时间之间，以实现对短路缺陷的筛选。本发明能实现对位于场氧两侧的两根相邻的位线的短路缺陷的筛选。
闪存测试筛选方法

[发明专利]非易失性存储器设备-CN201811212371.0有效
发明人：申知娟;任政燉;郑秉勋;朴廷埈 -专利权人：三星电子株式会社
申请日： 2018-10-10 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：非易失性存储器设备包括输出数据信号的输出驱动器。输出驱动器包括上拉驱动器和下拉驱动器。上拉驱动器包括具有多个P型晶体管的第一上拉驱动器和具有多个N型晶体管的第二上拉驱动器。下拉驱动器包括多个N型晶体管。具有不同电压电平的一个或多个电源电压被选择性地施加到上拉驱动器。第一电源电压被施加到第一上拉驱动器，并且第二电源电压被施加到第二上拉驱动器。
非易失性存储器设备

[发明专利]半导体器件以及半导体器件的操作方法-CN201910615392.5有效
发明人：李熙烈 -专利权人：爱思开海力士有限公司
申请日： 2019-07-09 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：本发明公开了半导体器件以及半导体器件的操作方法。一种操作半导体器件的方法，所述半导体器件包括：存储块，其包括多个字线；以及控制逻辑，其用于：对与所述多个字线之中的第一字线相对应的第一存储单元执行第一编程操作，对与相邻于所述第一字线的第二字线相对应的第二存储单元执行所述第一编程操作，对所述第一存储单元执行第二编程操作，对与相邻于所述第二字线的第三字线相对应的第三存储单元执行虚设编程操作，以及对所述第二存储单元执行所述第二编程操作。
半导体器件以及操作方法

[发明专利]存储装置-CN201910599218.6有效
发明人：菅原昭雄;半田贵也;矶村亮辅;上原一人;佐藤淳一;浅冈典央;山冈雅史;沙納德·布什納克;柴崎谦;熊崎规泰;寺田有里 -专利权人：铠侠股份有限公司
申请日： 2019-07-04 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：本发明的实施方式提高存储装置的特性。本发明的实施方式的存储装置包含：存储单元阵列；电压产生电路，产生供给到存储单元阵列的电压；输入输出电路，接收表示存储单元阵列内的区域的地址；及控制电路，控制存储单元阵列的动作；且电压产生电路在接收地址的过程中产生电压。
存储装置

[发明专利]非易失性存储器装置及其编程方法-CN201711419411.4有效
发明人：沈元补;赵志虎;金柄宅;金容锡;黄善劲 -专利权人：三星电子株式会社
申请日： 2017-12-25 - 公布日： 2023-10-13 - 主分类号： G11C16/08 文献下载
摘要：本发明提供一种非易失性存储器装置及其编程方法。提供一种执行多个编程循环的非易失性存储器装置的编程方法。所述多个编程循环中的至少一个编程循环包括：在第一间隔和第二间隔期间将选择的单元串的通道划分为第一侧通道和第二侧通道；在第一间隔期间，通过施加第一电平的串选择线电压来使选择的单元串的串选择晶体管截止，并升高第一侧通道的第一电压和第二侧通道的第二电压；在第二间隔期间，通过施加与第一电平不同的第二电平的串选择线电压来使串选择晶体管导通，并对与第一侧通道或第二侧通道对应的选择的存储器单元执行热载流子注入(HCI)编程操作。
非易失性存储器装置及其编程方法

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